EDAの標準化

イーディーエーノヒョウジュンカ

2005.11.25

　EDA技術に関連した標準化では，数多くの団体が活動している。EDA関連の標準化の手続きは，次の3通りに分けられる。（1）デファクト標準が存在する場合，（2）業界団体で標準化を進める場合，（3）公的機関にて標準化し，認証される場合である。ここで（2）の場合には，その後（3）に移行してIEEEやIECなどで認証されることが多い。

　EDA技術の標準は，ほとんどの場合，最終的にIEEE標準になっている。EDA関係のIEEE標準を，表1にまとめた。既に標準化されたもの，標準化手続き中のもの，標準化に向けて検討中のものに分けた。

　IEEEでは，Design Automation Standardization Committee（DASC）が標準化活動を取りまとめている。まず，スタディ・グループ（SG）とワーキング・グループ（WG）の2段階で標準化の可能性を検討する。SGでは，標準化できるかどうか明確でない段階であっても専門家を集め，その方向性を検討する。標準化のメドが立てば，WGとして具体的な標準化日程を定め，WG内で標準の技術詳細を検討後に公開し，投票を経て最終的な標準として認証される。

ハードウエア記述言語はVHDLとVerilog-HDLが共存

　デジタル回路向けのHDLとしては，VHDL（IEEE 1076-1993）とVerilog-HDL（IEEE 1364）が著名。両者ともIEEEの標準になっており，業界で広く使われている。1987年にVHDLがIEEE 1076として標準化されてからしばらくの間は，将来はVHDLが主流になるといわれていた。しかし，現在ではどちらの言語も利用され続けるという考え方が一般的になってきた^1）。1995年にVerilog-HDLもIEEE標準になったことや，半導体設計でVerilog-HDLが数多く使われてきた実績があることなどがその背景にある。

　VHDLは，1993年に最初の改訂が行なわれ，現在はIEEE 1076-1993と呼ばれる。VHDL，Verilog-HDLともにさまざまな拡張に関する標準化が進んでいる。

　中でも，デジタル回路だけでなく，アナログ回路も記述できるようにするための拡張に対する標準化への感心は高い。標準となる予定の仕様をサポートするシミュレータを発売したEDAベンダもある^2）。VHDL(IEEE 1076.1)はIEEEで，Verilog-HDLは米Open Verilog International (OVI：Verilog-HDLの推進団体)で，それぞれアナログ拡張の標準化が行なわれている。VHDLのアナ-デジ拡張版VHDL-AMSは1999年3月にIEEE 1076.1として標準化された。

IPとハードウエア・モデリングはシステムLSI開発のキー

　Open Modeling Interface（OMI）は，モデルとシミュレータのインタフェースを規定するIEEE 1499として標準化された。OMIは1994年からOpen Modeling Forum（OMF）として活動が始まった。言語に依存せず，VHDL，Verilog-HDL，C言語，その他の記述言語で書かれたコンポーネント・モデルに対するシミュレータのインタフェースを規定している。

　この標準に従って開発されたモデルはOMI準拠シミュレータで利用でき，ハードウエア部品としてのIPコアの観点から見ると，プロテクトされた実行可能モデルとして配布することができる。Virtual Socket Interface Allianceでも採用され，今後ますます重要となる標準である。

　異なる供給元からのIPコアを組み合わせてシステムLSIを設計する際には，それらIPコア間のインタフェースの標準が必要となる。VSIAは，業界標準インタフェース仕様の定義，開発，認証，試験，その普及を目指している。標準仕様に盛り込まれるのは，データ・フォーマット，テスト手法，インタフェースなどである。世界中の半導体メーカー，システム・メーカー，EDAベンダー，IPコア・ベンダー，テスト装置（テスタ）メーカーなど200社以上が会員となっている。6つのワーキング・グループの活動があり，Virtual Components（VC）に関連したデータ・フォーマットの標準定義，IPコアの不正な使用を防ぐための保護方法，VCとシステムLSIをテストするためのガイド・ライン，アナログ・デジタル混在LSIの設計／テストのガイド・ライン，オンチップ・バスの標準，システム設計に関連するVCの命名法とインタフェースなどが検討されている。

「ディープ・サブミクロン」時代の遅延と消費電力計算

　米Cadence Design Systems, Inc.で開発したStandard Delay Format（SDF）は，電子機器設計過程における遅延データの表現／解釈方法を規定している。1993年にOVIにて第2版が発表され，デファクト標準としての地位を確立した。その後，1994年に第2.1版，1995年に第3版を発表し，1996年からIEEE P1497として標準化活動が始まった。

　遅延と消費電力の計算機構の標準化を目指して，Delay ＆ Power Calculation System（DPCS）は，米IBM Corp.から提供されたDelay Calculation Language（DCL）とProcedural Interface（PI）を基にした部分と，Synopsys社から提供されたPhysical Design Exchange Format（PDEF）やCadence社のSPFを基にしたStandard Parasitic Exchange Format（SPEF）部分から成る。PDEFやSPEFはOVIが標準化を進めてきたが，最終的に1999年6月には正式な標準IEEE 1481となった。

　米国の非営利団体SI2は，遅延/消費電力計算機構を記述できるDCLのコンパイラを提供し，DCLを拡張したOpen Library API (OLA)の普及活動も行なっている。

新たな標準化検討が進む

　Verilog-HDLはその歴史的背景から，PLI（Programming Language Interface）は共通のものが存在した。しかしVHDLは，検証用シミュレータごとに異なるPLIが存在している。すなわち，シミュレータを変更すると，これまで使用していたPLIのコード部分をすべて書き換えなければいけないことになる。これを解決するために，VHDLのPLI（VHPI）の標準化が1997年より始まった。1999年から2000年にかけて，IEEEの正式標準になる可能性が高いと考えられる。

　VHDLのシステム・レベルへの拡張検討が複数のSGで行なわれている。System and Interface Design（SID）は，VHDLに対して，部品間の通信方法を抽象化することを提案している。VHDL+と呼ばれる言語ベースの処理系が既に市販されている。一方，Object Oriented VHDL（OOVHDL）は，VHDLをオブジェクト志向拡張するための技術課題を検討している。ヨーロッパ中心に検討を進めているObjective VHDLと，オーストラリア（と米国）のSuaveという2つのグループが別々に検討していたが，徐々に一本化されていくことが考えられる。

　システム・レベル設計言語としては，SLDL（system level design language）を新たに開発しようという動きがある。VHDLやVerilog-HDLを拡張するのではなく，まったく別の言語設計を行ない，設計制約など従来言語では表現できなかった項目を表現できる特徴をもつ。従来言語やC言語をはじめとするプログラミング言語をプラグインできる機能をも備える。1996年ころから専門的な検討が進められ，言語仕様のドラフトができつつあるが，標準化までの道のりは遠い。

JEITAが標準化活動推進

　米国でのEDA関連の標準化活動に対して，日本では電子情報技術産業協会（JEITA）のJEITA/EDA技術専門委員会は，国内の電子機器/半導体関連企業とEDAベンダーのメンバー，大学／研究機関等からの客員メンバーで構成され，世界の関連機関と連携した活動を行なっている。この委員会では，EDA関連標準の国内業界代表組織として活動している。具体的には，各分野の専門家によってVHDLプロジェクト，1364HDLプロジェクト（Verilog-HDL），DPCプロジェクト（Delay and Power Calculation），アナログHDLプロジェクト，SLD研究会を設置し，標準化活動やその普及に協力している。さらに，ビジョン研究会を設置し，EDA技術ロードマップを作成，EDAテクノフェア/EDATフォーラムの主催などEDAに関するさまざまな活動を行なっている。

表1■IEEE標準

分類	標準番号	標準化(予定)年	略称	概要	状況
既存標準	1076	1993	VHDL	VHDL本体	1987年に標準化し，1993年1回目改訂
	1076.1	1999	VHDL-AMS	VHDLのアナログ拡張	−
	1076.2	1996	−	VHDL数値演算パッケージ	−
	1076.3	1997	−	VHDL論理合成パッケージ	−
	1076.4	1995	VITAL	VHDLのゲート・レベル・ライブラリ	−
	1029.1	1997	WAVES	波形	1997年に1回目の改訂
	1164	1993	MVL9	VHDL9値パッケージ	−
	1364	1993	VerilogHDL	Verilog-HDL本体	−
	1481	1999	DPC	遅延、消費電力計算機構	−
	1499	1999	OMI	モデリング・インタフェース	−
手続き中	1076	1999	VHDL	VHDL本体	1998年中に2回目の改訂予定であったが，1999年にずれ込む
	1076a	1999	−	VHDLのshared variable	投票完了し，正式標準となる手続き中VHDL-1999でLRMも修正される予定
	1076.4	1999	VITAL	VHDLのゲート・レベル・ライブラリ	1999年2回目の改訂予定
	1076.6	−	−	VHDLのRTLサブセット	第1回目の投票完了し，再投票準備中
	1364	1999	Verilog-HDL	Verilog-HDL本体	1999年に1回目の改訂予定
	1364.1	2000?	−	Verilog-HDLのRTLサブセット	標準化作業中
	1497	?	SDF	遅延時間情報	−
検討中	1076.5	未定	−	VHDLライブラリ・ユーティリティ	標準化見込みなし
	SG	1999?	VHPI	VHDL用PLI	非常に活発に活動を進めている1999年6月投票，末頃の標準化を目指すVHDL-1999との係は未定
	SG	未定	OOVHDL	VHDLのオブジェクト志向拡張	ObjectiveVHDLとSUAVEという2つの流れがある
	SG	未定	SID(VHDL+)	VHDLのシステムレベル拡張	WGへの格上げを検討中

(1999年2月16日現在)
*SGは、標準となる候補(PAR)ではないが、検討中のもの

表2 標準化関連国際会議

略称	国際会議名	URL
DATE	Design Automation & Test in Europe	http://www.date-conference.com/
HDLCON	HDL Conference: IVC / VIUF combined conference	http://www.hdlcon.org/
CHDL	Computer Hardware Description Languages and Their Applications	http://www.ececs.uc.edu/~chdl99/
DAC	Design Automation Conference	http://www.dac.com/
FDL	Forum on Design Languages	http://www.ecsi.org/ecsi/fdl/fdl99/
APCHDL	Asia Pacific CHip Design Languages	http://kasuga.csce.kyushu-u.ac.jp/apchdl99/
ICCAD	International Conference on Computer Aided Design	http://www.iccad.com/
ASP-DAC	Asian & Pacific Design Automation Conference	http://www.aspdac.com/