EDA・ソフトウエア 強いLSIやボードを設計するための
 

ハードウエア記述言語とは

ハードウエアキジュツゲンゴ

2005/11/25 13:59
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hardware description language

 ハードウエア記述言語(HDL)は,回路やシステムなどのハードウエアを記述するための言語である。

 HDLはトップダウン設計手法や論理合成技術とともに発展してきた。すなわち,HDLを使って所望のLSIを,RTL(register transfer level)と呼ぶレベルで表現する。RTLでは,レジスタとレジスタ間の動作を「明」に定義する。それをHDLシミュレータなどを使って検証する。

 その後で,このRTL記述を論理合成ツールに入力する。最近は,RTLよりさらに抽象度の高い動作レベルの記述から動作合成ツールを使い,RTL記述を生成する試みも行なわれている。動作レベルの記述として,VHDLやVerilog-HDLも使われるが,C,C++, Javaなどのプログラミング言語をハードウエア設計に利用するための研究も盛んで,市販ツールも登場しつつある。さらに上位のハードウエアとソフトウエアの違いを意識しないシステム・レベルの仕様記述に関して,SLDL(system level design language)を開発しようという動きがある(「EDAの標準化」を参照)。

HDL専用のエディタ

 HDLに関連したEDAツールの代表は,上述したようにシミュレータや合成ツールであるが,これらは別項目で詳しく説明する。以下では,それ以外のツールを紹介する。なお,ほかのEDAツールと同様に,処理の軽いツールはUNIX版だけでなく,Windows版が登場してきた1)。下記のHDLエディタやESDAツール(HDLのグラフィカル入力ツール),HDLシミュレータである。

 HDLエディタ(HDL editor, HDL capture)は,HDLを言語のままで入力したり編集するためのエディタで,各種のユーティリティ・ソフトウエアが付属することが多い。具体的には,構造エディタ,階層表示ビューワ,構文サーチ,ソース・コードのバージョン管理,複雑な構文の自動生成,HDL記述のソース・コードのハイパーテキスト化,シンタクス/セマンティクス/合成容易性チェックなどである。

セマンティクス・チェック・ツール(semantics checker)は,セマンティクス・チェック専用のツール。シミュレーションや論理合成前に使う。チェック項目には,シンタクス,レーシング条件,VHDLやVerilog-HDLのセンシティビティ・リスト記入洩れ,レベル・センシティブ・ラッチの検出などがある。

合成チェック・ツール(quality checker of HDL source code)は,合成容易性チェック専用のツール。最適な性能の回路を短時間で得るために,論理合成前に適切なHDLソース・コードかどうかをチェックする。論理段数,ゲート数をチェックして,遅延時間および面積に関して問題がおこりそうな箇所を示す。

論理合成可能なHDLモデル(synthesizable model)は,回路ブロックの設計データを論理合成可能なHDLソース・コードで記述したもの(関連の用語説明)。ソフトタイプのIP(intellectnal property)コアとも呼ばれる。半導体製造技術から独立しているため,1つのモデル(製品)から複数の半導体メーカーのASIC中でこのブロックが使える。これらのモデルは,ユーザーが独自に設計した回路と共に利用できる。
 数十ゲートから数万ゲート規模の回路に対する各種モデルがVHDLおよびVerilog-HDLで記述され,複数のベンダーから市販されている。例えば,標準的なプロセサや各種インタフェース・コントローラ,算術演算関回路などである。


(99. 9. 6更新)

参考文献

1)中山,「パソコンが設計環境を変える——HDL検証はWindowsに」,『日経エレクトロニクス』,1995年11月20日号,no.649,pp.159-180.

このEDA用語辞典は,日経エレクトロニクス,1996年10月14日号,no.673に掲載した「EDAツール辞典(NEC著)」を改訂・増補したものです。

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