トヨタ自動車のエンジニアリング会社である「トヨタテクニカルディベロップメント（TTDC）」は，車載用のアナログICの設計効率化手法について，「EDA Tech Forum 2009 東京」（9月4日に品川で開催）で発表した。登壇したTTDCの小林 淳氏（第3電子開発部）によれば，アナログ回路の再利用を進めることで，設計工数を半減できるメドが付いたいう。
講演する小林氏（右端）
TTDCの説明中。日経BPが撮影。スライドはTTDCのデータ。
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事前の調査では，再利用率は低かった
TTDCのデータ。
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同氏は1年ほど前にジーダットのプライベート・イベントで，同社とアナログICのレイアウト設計の効率化に取り組み，同設計の工数を75～84％削減できるようになったことを発表している（Tech-On!関連記事）。レイアウト設計工数が大幅に削減できたのは，アナログ回路のレイアウト設計の再利用を進めたからで，再利用率は70％以上になると説明した。
今回の回路設計効率化では，組んだEDAベンダーはジーダットではなく米Mentor Graphics Corp./メンター・グラフィックス・ジャパンだったが，効率化のカギは同じである。すなわち再利用の促進，いわゆるIPコア化である。同氏によれば，今後，制御に使う車載アナログICの回路規模は大きくなることが予測される。それに対処するには，設計効率化が欠かせないことが，今回の取り組みを始めた背景とした。
取り組みの最初に，回路の再利用の状況を調査した。すると再利用率が低いことが分かった。バンドギャップ基準電圧源や5Vのレギュレータなど，用途が限定される回路はIP化コアされているが，オペアンプやコンパレータなど回路定数が変動する回路はIPコア化されていないためである。
