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「アナログ・チップでも回路再利用率70%」,トヨタテクニカルディベロップメントとジーダットが新EDAシステムを構築

小島 郁太郎=編集委員
2008/10/19 23:46
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講演する小林 淳氏 日経BPが撮影。スライドはTTDCのデータで,設計フローと今回の三つの問題点に向けた対策を示している。
講演する小林 淳氏 日経BPが撮影。スライドはTTDCのデータで,設計フローと今回の三つの問題点に向けた対策を示している。
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現在の設計手法の問題点 全体に遅れがちなので,回路が固まらないうちレイアウト設計を始めてしまう。これでさらに混乱が生じるという悪循環がある。TTDCのデータ。
現在の設計手法の問題点 全体に遅れがちなので,回路が固まらないうちレイアウト設計を始めてしまう。これでさらに混乱が生じるという悪循環がある。TTDCのデータ。
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アナログでもIPコアを積極的に利用する TTDCのデータ。
アナログでもIPコアを積極的に利用する TTDCのデータ。
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回路設計者の指示をレイアウト設計の制約条件として活用 TTDCのデータ。
回路設計者の指示をレイアウト設計の制約条件として活用 TTDCのデータ。
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講演する山本 和明氏 日経BPが撮影。スライドはTTDCのデータで,現在の状況をまとめている。赤字部分に関しては,今後,構築/改善していく。
講演する山本 和明氏 日経BPが撮影。スライドはTTDCのデータで,現在の状況をまとめている。赤字部分に関しては,今後,構築/改善していく。
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 トヨタテクニカルディベロップメント(TTDC)は,国内EDAベンダーのジーダットと構築中の新たなアナログ・レイアウト設計システムについて発表した。TTDCはトヨタ自動車の100%出資で,トヨタの量産車開発の各種工程に携わるエンジニアリング会社である。

 この発表はジーダットのプライベート・イベント「JEDAT EDA Fair 2008」(10月15日に大阪,17日に東京で開催)で行なわれた。登壇したのはTTDCの小林 淳氏(第3電子開発部第31電子開発室 グループリーダー)と山本 和明氏(同チームリーダー)である。遅れがちなECU(electronic control unit)搭載の制御用ICの開発工程を抜本的に見直そうと,新たなアナログ・レイアウト設計システムを構築することになった。まず現状の問題点を抽出したところ,次の3点が浮かび上がった。

 すなわち,(1)同じ回路ブロックを,毎回,レイアウト設計している。(2)回路設計者の思いが,レイアウト設計者に伝わらない。(3)回路が完全に固まらない内にレイアウト設計を開始している。

割り切りも必要

 次に,上記の3点を改善するために,以下のような方針を立て,ジーダットのツールを導入することになった。まず(1)の「同じ回路ブロックを,毎回,レイアウト設計している」問題に関しては,積極的にIPコアを利用する(回路を再利用する)ことにした。IPコアの利用率を70%以上という目標を立てた。IPコアを利用すると,チップ面積が増加する副作用が生じるが,そこは「割り切ることに決めた」(小林氏)。設計品質と設計期間を優先した。

 ただし特性に敏感なアナログではデジタルのように完全固定にはできないので,IPコアの一部をパラメータ化し,そこは変更できるようにする。そして変更できない部分と変更できる部分を明確にするために,レイアウト設計のテンプレートを用意することにした。そのテンプレートの実現には,シンボリックにレイアウトの大枠を定義できる,ジーダットのEDAツール「Laplace」を使う。

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