米CynApps Corp.（ホームページ）は，C++言語を使ってLSIやディジタル回路を設計するためのEDAツール群「CynApps Suite」を発表した（リリース文）。C言語やC++言語で所望のLSIを記述し，それを対話的に回路ブロックのC++クラス・ライブラリに置き換えていく，CynApps Suiteの出力はVerilog-HDLなどのHDLで記述したRTLデータである。

　まず，Verilog－HDLのRTLデータを出力するCynApps Suiteを発売した。その構成要素は以下の通り。（1)クラス・ライブラリ「Cynlib」。CynlibはC++言語で記述した設計データを検証するためのサイクル・ベース方式論理シミュレータを内蔵する。（2)Verilog-HDL風マクロ言語「Cyn++」。(3)RTLのC++記述をRTLのVerilog-HDL記述に変換する「Cynthesizer」。(4) Verilog-HDL記述を，Cynlibを含むC++記述に変換する「Cynchronizer」。これはVerilog-HDL記述とC++記述が混在した設計データを一括して検証するときに使う。（5)C++記述の誤りを見つけるための「Cyntax」である。米国では即日出荷。

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