米CynApps Corp.は，C++言語を使ってLSIやディジタル回路を設計するためのツールについて，一部を公表した（リリース文）。「Cynlib」と名付けたC++のクラス・ライブラリを利用して，設計対象およびテスト・ベンチをC++で記述する。「Cynthesizer」と呼ぶツールが，記述したデータを論理合成可能なRTLのVerilog-HDLまたはVHDLに変換する。HDLに変換したデータは，HDL論理シミュレータにも使える。また，CynApps社はC++向けの論理シミュレータも用意する。サイクル・ベースの論理機能シミュレータである。ポイント・ツールの詳細については，今年後半に発表の予定。なお，CynApps社の創業者は，旧・米Chronologic Simulation社（米Synopsys, Inc.が買収）の「VCS」の開発者らである。

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