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0.4V駆動LSIに道、LEAPなどがチップ間の性能ばらつきを基板バイアスで半減

大下 淳一=日経BP半導体リサーチ
2013/12/10 06:00
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SOTBトランジスタの構造
SOTBトランジスタの構造
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チップ間ばらつきを基板バイアスで改善
チップ間ばらつきを基板バイアスで改善
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インバータ遅延のばらつきは改善
インバータ遅延のばらつきは改善
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駆動電流比のばらつきに着目
駆動電流比のばらつきに着目
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論理ゲートの種類によらず遅延ばらつきが改善
論理ゲートの種類によらず遅延ばらつきが改善
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 超低電圧デバイス技術研究組合(LEAP)と電気通信大学、東京大学生産技術研究所は、0.4V程度の低電圧で駆動できる薄膜BOX構造の完全空乏型SOIトランジスタ(SOTBトランジスタ)において、基板バイアスを印加することでチップ間の性能ばらつきを抑制できることを実証した(講演番号33.2)。

 SOTBトランジスタはもともと、バルクCMOSトランジスタに比べてチャネルへの添加不純物量を減らすことができ、不純物起因のしきい値電圧ばらつき(不純物ばらつき)を小さくできるという特徴がある。LEAPでは従来この特徴を生かして、近接トランジスタ間のしきい値電圧ばらつきを抑制し、SRAMを0.4V未満で駆動できることを示してきた(関連記事)。センサ・ネットワークなどで求められる「低電力マイコンなどへの応用を目指す」(LEAP ナノトランジスタ構造デバイス研究グループの杉井信之氏)技術だ。

 今回は、不純物ばらつきが小さいためにSOTBトランジスタで相対的に顕著になるチップ間ばらつきを、基板バイアスを印加することで抑えられることを確認した。検証には65nm世代プロセスで製造したSOTBトランジスタを用いた。

 開発グループはまず、インバータやNAND、NORといった論理ゲートから成るリングオシレータ回路の遅延時間のばらつきを解析した。解析の結果、SOTBトランジスタを用いた論理ゲートによるリングオシレータ回路では、遅延時間ばらつきの大半が、不純物ばらつきではなくチップ間バラつきに起因することが分かった。加えて、その遅延時間がSOTBトランジスタの駆動電流と強い相関を持つことを明らかにした。

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