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HOMEエレクトロニクス電子デバイスLSI設計技能検定試験「ESA」過去問題解説集 > ≪問題≫Verilog-選択式1

  • エッチ・ディー・ラボ
  • 2012/06/20 00:00
  • 1/1ページ

回路図(下)の後段のFFの出力には、メタ・ステーブルが発生する可能性がある。その発生確率を順に並べた正しい組み合わせはどれか。ただし、クロック(CLK)の周波数は50MHzで動作しているものとし、入力ASYNC0,ASYNC1には、CLKとは異なるクロックで駆動されるFFからデータが非同期で入力されるものとする。


< 発生確率 >

  高 ← → 低

1. A,B,C

2. A,C,B

3. B,A,C

4. C,A,B

5. C,B,A



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