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HOME電子デバイスLSI設計技能検定試験「ESA」過去問題解説集 > ≪解答と解説≫Verilog-選択式1

LSI設計技能検定試験「ESA」過去問題解説集

≪解答と解説≫Verilog-選択式1

  • エッチ・ディー・ラボ
  • 2012/06/20 00:00
  • 1/2ページ

解答

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解説

 メタ・ステーブルはFFのセットアップ/ホールド・タイムに違反したときに、ある確率により発生する不安定状態を表す。この不安定状態は、発振、またはスルーレートが小さくなるなど、様々な状態を引き起こすが、一定時間経過すると収まる性質をもっており、一般に10ns程度(この時間はプロセスに依存する)で収まるといわれている。論理的な誤動作はない。

 したがってメタ・ステーブルにおいてタイミング解析上は、不安定状態が収まるまでの時間を一定量の遅延として解釈することでモデル化できる。現実にはタイミング解析にメタ・ステーブルの遅延量を付加するのではなく、メタ・ステーブルが発生しないように回路を設計することが重要である。

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