材料開発のベンチャー企業のナプラは、印刷技術を使って3次元（3D）積層ICの製造コストを低減できるTSV（貫通Siビア）の実現手法を神戸大学と共同開発した1）。電極と絶縁部の双方をインク状のペーストとして埋め込んで形成することによって、製造時間・コストの大幅な低減を期待している（図1）。

図1　印刷で工程を簡素化
図1　印刷で工程を簡素化
今回の印刷手法によるTSVの製造工程を既存手法と比較した。既存手法ではCVD/PVDなどの成膜に加えて、CMPによる平坦化も必要になる。印刷手法では、ペースト状の原料を埋め込んで加熱する。（図：ナプラ）

　TSVは、複数のSiチップを積層する際の電極として使われる。メモリーの大容量化や、異種プロセスのICを小型のまま1パッケージに収める際の中核技術である。10年以上前から多様な要素技術が提案されてきたが、当初の予想ほどは普及していない。主な原因は製造コストの高さある。