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日経エレクトロニクス 2017年5月号

Hot News

東芝メモリら4社連合、ナノインプリントでNANDを19年にも量産へ

  • 野澤 哲生
  • 2017/04/11 05:00
  • 1/3ページ

出典:日経エレクトロニクス、2017年5月号、(記事は執筆時の情報に基づいており、現在では異なる場合があります)

「日経エレクトロニクス」2017年5月号のHot News「半導体向けナノインプリント、2019年にNANDフラッシュ量産か、キヤノンや東芝メモリら4社連合が技術を大幅に改善」を先行公開した記事です。
東芝がNILでマスターテンプレート上に試作したHP 20nmのレジストパターンの断面写真 (写真:東芝)
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 キヤノン、大日本印刷(DNP)、東芝メモリ(旧東芝)および韓国SK Hynix社の4社は、2017年2月末に開かれた半導体露光技術の国際会議「SPIE Advanced Lithography 2017(SPIE)」にそれぞれ登壇し、ナノインプリントリソグラフィー(NIL)技術がNANDフラッシュメモリーの量産適用に大きく近づいた状況を発表した。4社はほぼ一体となってNILの開発に取り組んでいる。

欠陥は10年で100万分の1に

 インプリント(刻印)は、溝などのパターンを彫り込んだ型を、それより柔らかい相手に圧着してパターンを転写する技術。半導体向けのNILも基本は同じだ(図1)。

図1 ハンコを押すようにレジストをパターニング
NILの概要を示した。電子ビーム(EB)リソグラフィーで作製したマスターテンプレートを用いて、レプリカテンプレートをNILで多数作製。さらにそれらを用いてウエハー上のレジストをパターニングする。(図:東芝)
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 ただし、これまでNILの実用化には課題が山積していた。(1)欠陥密度が非常に多い、(2)パターンのハーフピッチ(HP)が20nm前後と非常に微細で、しかも位置合わせ精度が±3nm以下と非常に高い。その結果、非常に高価な位置合わせ装置が必要になる、(3)「マスターテンプレート」は、電子ビーム(EB)リソグラフィーを用いて作製するため、非常に高価になる、(4)レプリカテンプレートの寿命が短い、といった課題である。

 今回のSPIEでキヤノンや東芝らは、(1)ウエハー上の欠陥密度が、3次元(3D)NANDフラッシュメモリーの量産に必要な水準の約10倍程度に低減したことを明らかにした(図2)。10年前の2007年当時の水準からは約100万分の1に低減した。

図2 欠陥密度は10年で100万分の1以下に低減
NIL技術を用いた際のウエハー上の欠陥密度の推移を示した。2007年時点では100万個/cm2あった欠陥が、2016年までに1.1個/cm2に低減。今後は、レプリカテンプレートの製造装置を刷新することなどで0.1個/cm2かそれ以下を目指すという。(図:東芝の資料に本誌が加筆して作成。写真:キヤノン)
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 東芝メモリらは、欠陥密度を、2017年内にさらに数分の1に、2019年には、量産に必要な水準の1/10、現行の約1/100にまで低減する目標を立てている。

 この目標の根拠の一つは「レプリカテンプレートの製造装置を10年ぶりに刷新する」(東芝メモリ メモリ技術研究所 プロセス技術研究開発センター 技監の東木達彦氏)ことに表れる。これがキヤノンが2017年2月に発表した新しいレプリカテンプレート製造装置の「FPA-1100NR2」である。NIL用テンプレートを製造するDNPは同年3月にこの装置を導入した。東木氏によれば、これまでの10年間、米Molecular Imprints社(現キヤノン)が開発した装置でレプリカテンプレートを作製し続けていた。

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