LSI配線を支える層間絶縁膜材料として使われる誘電率の低い材料のことである。集積回路の内部では，金属配線が何層にも張り巡らされて，信号を伝達しているが，微細化に伴って配線同士の距離が近くなるために，近接する配線間の電気容量（配線間容量）が大きくなってきた。それに比例して配線を伝わる信号が遅くなるという現象（信号遅延）が出てくるようになった。それにより，思うようにスピードが上がらず，かえって消費電力が増えてしまうという問題が顕著になってきた。
この現象の解決策として注目されているのが，配線を支える層間絶縁膜材料を誘電率の低い「low-k材料」とすることである。誘電率が低い層間絶縁膜材料とするほど，配線間容量を下げることができる。
従来，主に使われてきた層間絶縁膜素材はSiO2であり，比誘電率は4.2～4.0程度だ。このためLow-k材料としては，比誘電率3.0以下目標に開発が進められている。次世代半導体の実現を目指す国家プロジェクト「半導体MIRAIプロジェクト」でも検討テーマに挙がっており，比誘電率2.0～1.5という真空や空気に近い低誘電率の値を最終的な目標としている。
製法はCVD法と塗布法の二種
Low-k材料の作成法は大別して二つある。一つは，特殊なCVD（化学蒸着法）装置を使う手法で，品質のよいLow-k膜ができるものの生産性は低く，ランニングコストは高い難点があるとされている。材料としては，SiO2にC（カーボン）をドープしたSiOCなどが検討されている。
もう一つの方法はスピンコータで有機ポリマー系のlow-k材料を液状にして塗布する方法。利点はコストと生産性の面で優れていることだが，材料の調整面でさらに完成度を上げる必要があるとされている。
誘電率を下げるためにポーラスに
次世代半導体向けに，比誘電率が空気(～1)程度に低いlow-k材料の開発が始まっている。そのために空気を含んだポーラス(多孔性)な材料を使う方向で検討が進んでいる。ただし，ポーラス材料は中空構造なので強度が低く，薬液が進入しやすくプロセス中に剥離するなど問題が出てきている。加えてポーラス材料は熱伝導率が低いために発熱の問題があり，配線素材である銅との熱膨張率の違いからくる応力による不具合の問題も指摘されている。このため，こうした問題を解消できるような新素材の開発が素材メーカーを巻き込んで活発化している。
富士通，空孔サイズをnmにした材料で45nm世代プロセス開発
富士通研究所と富士通は2005年12月，45nm世代の低消費電力LSIに向けたCMOSプロセス技術を「2005 IEDM」で発表したが，比誘電率が2.25と低いポーラス型のlow-k膜である「ナノクラスタリングシリカ(NCS: Nano Clustering Silica)」を全面的に導入したことが特徴である。これにより，65nm世代のCMOSプロセス技術を利用した場合に比べると，論理LSIの動作時の消費電力を約半分にできるという。
ナノクラスタリングシリカとは，3nm以下の微小な空孔が均一に分布したシリカ系絶縁膜で，塗布法により作成する。空孔をnmレベルにすることにより，これまでのポーラス材料の問題点だといわれていた，機械的強度や耐薬品性を解決したものだという。
NEC，塗布法でnmサイズの空孔持つlow-kを開発
また，同じくnmレベルの空孔を持った材料としては，NEC，NECエレクトロニクス，半導体MIRAIプロジェクトが共同開発している「Molecular-Pore-Stacking（MPS）」と呼ぶSiOCHベースのポーラス低誘電率（low-k）膜がある。プラズマCVDによって有機分子をプラズマ重合させることによって空孔寸法は0.8nm膜を形成する。NECらはMPSを使った45nm世代向け配線プロセスを，2005年6月に開催された「2005 Symposium on VLSI Technology」で発表した。
