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HOMEエレクトロニクス電子設計 > 「14,10,7nmと微細化するほど、信頼性のための設計が重要に」、Mentor CEOのRhines氏に聞く

「14,10,7nmと微細化するほど、信頼性のための設計が重要に」、Mentor CEOのRhines氏に聞く

  • 小島 郁太郎=Tech-On!編集
  • 2013/07/16 11:00
  • 1/3ページ

 来日した米Mentor Graphics Corp.のChairman and CEOのWalden C. Rhines氏に話を聞いた。同氏にインタビューするのは2年ぶり(Tech-On!関連記事1)。最近、同社の守備範囲が広がっており、すべては聞ききれないが、記者の独断と偏見でいくつか質問してみた。

More Mooreの説明に力が入るRhines氏
Tech-On!が撮影。
[画像のクリックで拡大表示]

最初に半導体分野で聞きたい。そろそろ20nmのSoCの開発が始まってきた。EDA業界では20nmの課題はダブル・パターニングへの対応だった。14nmやそれ以降では課題はどうなるのか。そしてMentorとしては、何を提供するのか。

Rhines氏 14nmでの課題はFinFET、DFR(design for reliability)すなわち信頼性を担保するための設計、そしてトランジスタ・レベルでの欠陥を想定したテスト・パターンの生成だ。このうち、FinFETについては当社を含めて複数のベンダーが製品や技術を提供しているが、2番目と3番目の課題に対する製品は、今のところ、当社だけが提供している。

 2番目の課題に向けた製品、すなわちDRM向け製品は「Calibre PERC(Programmable Electrical Rule Checker)」である。ユーザーの独自の設計ルールの設定がしやすいなどの特徴を持ったERC(electrical rule check)ツールで、ESD(electrostatic dischargeoration)保護回路やEM(electromigration)、多電源領域設計のチェックに向いている。すでに富士通セミコンダクターや台湾TSMCをはじめとして、各社で使ってもらっている(Tech-On!関連記事2同3)。

 3番目の課題に向けた技術として当社は、UFDM(user defined fault model)と呼ぶ新たな故障モデルを開発し、その「cell-aware機能」を使って、スタンダード・セル内のブリッジ故障やオープン故障を扱えるようにした(Tech-On!関連記事4)。現在、一般に使われているstuck-at故障モデルなどは基本的にスタンダード・セルの入出力の故障を想定したもので、ゲート・レベルだ。一方、cell-aware機能を使った故障モデルはトランジスタ・レベルであり、stuck-at故障モデルでは検出できない欠陥を発見できる。UFDM向けのテスト・パターンは、当社のATPG(automatic test pattern generator)である「Tessent TestKompress」で自動生成できる。すでに、米AMD社がUFDMで成果を上げている。

 次の10nm世代では、EUV(extreme ultraviolet)露光を使うかどうかは業界でも意見が分かれるところだが、解像度を向上させるツール群の「Calibre RET」が威力を発揮するだろう。なお、当社は、ダブル・パターニングだけではなく、トリプル・パターニング、クアドルプル・パターニングなどで使うカラーリングで業界No.1である。

 その次の7nmでは、EUVは必須だろう。EUVを使ったとしても、EUVを前提にしたCalibre RETが必要になる。なお、7nmではEMの影響がかなり大きくなる。DRM向け製品の「Calibre PERC」も欠かせない。DRMは微細化が進めば進むほど重要になる。5nmになると、EB(electron beam)直描が視野に入るが、Calibre RETは欠かせないだろう。

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