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HOMEエレクトロニクス電子設計 > ルネサス マイクロシステム、Cadenceの論理合成を導入してASICのチップ面積を8.4%削減

ルネサス マイクロシステム、Cadenceの論理合成を導入してASICのチップ面積を8.4%削減

  • 小島 郁太郎=Tech-On!
  • 2012/12/03 21:35
  • 1/1ページ
米Cadence Design Systems社は、ルネサス マイクロシステム(本社:神奈川県横浜市)が、Cadenceの論理合成ツール「Encounter RTL Compiler」を採用したと発表した。同ツールをASIC設計に適用したところ、配線収容性が改善されチップ面積が8.4%削減し、さらに設計期間の短縮とコスト削減を図れたという。

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