【DAC 2010】SystemC，SystemVerilog，UVMの最新状況をまとめて知る
EDA（electronic design automation）業界で最大のイベントであるDAC2010（47th Design Automation Conference）が，米国カリフォルニア州のAnaheim Convention Centerで6月13日〜17日に開催された。国際学会と展示会があり，新たなEDA技術やEDAツールがお披露目される。さらにDACでは業界の関係者が多数集まるために，EDAの標準に関連した国際学会や標準化のコンソーシアム主催のイベントも行われる。各団体や組織の活動状況を短期間に知りえる良い機会となっている。
筆者は，こうしたイベントの中で，6月13日にOSCI（Open SystemC Initiative）が後援した「NASCUG（North America SystemC Users' Group）会議」と，6月15日に米Accelleraが主催したUVMパネル討論（Universal Verification Methodology）に参加した。さらに，IEEE DA標準委員会(Design Automation Standards Committee)，この下部組織であるP1666 WG（SystemC）とP1800 WG（SystemVerilog）のキーマンとの会合，UVM標準を進めるAccelleraのVIP（Verification Intellectual Property）小委員会の主査との会合を持った。
これらのイベントや会合から知った標準化の最新状況をこの記事で報告したいと思っている。本題に入る前に，ここ数年におきた標準化活動の全体の変化を五つ紹介する。この全体の変化を踏まえて，個々の標準化動向の動きを見ると，理解が深まる。
標準化活動に五つの変化
（1）IEEE標準の主要な規格は，AccelleraやOSCIに代表されるコンソーシアムやフォーラムにおいて策定された標準がベースになっている。AccelleraとOSCIが誕生して10年が経過し，この流れが定着化した。例には，SystemCやSystemVerilogがある。
（2）Accelleraが策定した規格は，EDAベンダーとEDAユーザーがDonation（寄贈）する使用実績のある設計言語と手法がベースになっている。例えば，パワー・フォーマットのUPF（Universal Power Format）がある。
（3）IEEE標準を決める投票は，個人から会社・団体が参加する活動に変わってきている。かつては学会メンバー（個人）による「Individual-based Vote」が主流だった。それに，IEEE Standards Associationの会員による「Entity-based Vote」が加わった。現在，業界に大きな影響を与える規格は，ほとんどEntity-basedで行われている。例えば，SystemCやSystemVerilogはEntity-basedの投票だった。
（4）設計記述言語の規格だけでは，新しい設計手法と検証手法の普及が難しいため，モデリング手法と検証手法の両方を規格化することが重要視されてきている。例えば，SystemCのTLM（transaction level modeling）がある。
（5）設計記述言語では，EDAベンダーによるし烈なDe Facto標準の獲得競争（いわゆるStandard War）がもはや表面化しなくなった。現在は，もう一歩進んだ検証環境を実現するための高度な検証ライブラリとデバグ環境で勝負する傾向にある。例えば，SystemVerilogベースの検証言語「VMM（Verification Methodology Manual）」と「OVM（Open Verification Methodology）」の小競り合いがある。
