【セミコン・プレビュー】Si貫通ビアを使ったウエーハ・レベルの3次元積層技術を一貫提供，仏Soitecと仏CEA-LETI
仏Soitec SAと仏CEA-LETI（フランス原子力庁 電子・情報技術研究所）が共同で，Si貫通ビアを使ったウエーハtoウエーハの3次元積層技術を一貫したプロセスとして提供すると発表した（Soitecの発表資料）。デバイス・メーカーは，SoitecのSOIウエーハや関連技術，CEA-LETIのプロセス技術を活用し，（1）CEA-LETIの200mm，300mmウエーハ対応ラインを使ってプロセス開発，試作を行った後，（2）デバイス・メーカーの量産ラインにプロセスを移植する。これによって，Si貫通ビアを使った3次元積層技術を迅速に実用化できるとする。デバイス・メーカーは，SoitecのSOIウエーハ，両者の関連技術のライセンス供与を受けて量産する（図1）。
両者が売りとするのは，開発済みのSi貫通ビア形成技術，3次元積層技術を活用できることである（図2〜3）。また，SOIウエーハは，Siウエーハに比べて価格が数倍と高いが，従来のCMOSイメージ・センサーに比べて高性能なBSI（裏面照射：backside illumination）型のCMOSイメージ・センサーにおいて，基板の薄化プロセスで有利で高画質を実現しやすいために採用が進んでいる。
今回，日本で発表を行った理由は，一眼レフ用のBSI型CMOSイメージ・センサー向けで，日本のイメージ・センサー・メーカーを主要なターゲットとしているためと見られる。例えば，両者が今回のサービスの採用例として挙げたのは，伊仏STMicroelectronics社のBSI型のCMOSイメージ・センサー（図4）だった（Tech-On !関連記事）。
ただし，ウエーハtoウエーハによる3次元積層は，（1）歩留まりが100％近く，（2）積層するチップの寸法がほぼ同じ，というデバイス以外には，採用されづらい可能性がある。ウエーハtoウエーハによる3次元積層は，ウエーハ・レベルで全チップを積層できる一方，不良品を積層して歩留まりを悪化させてしまう可能性がある。
この点を確認すると，「ウエーハtoウエーハによる3次元積層に向く応用を狙い，当初はBSI型のCMOSイメージ・センサー，その後にメモリーを想定している」（SoitecのCEOのAndré-Jacques Auberton-Hervé氏）としている。両方とも，積層するチップの寸法がほぼ同じで，位置合わせ精度が1〜5μm程度のデバイスである（図5）。
