【VLSI】CMOSの特性バラつき，原因究明や抑制手法に進展
CMOS LSIにおいて，素子の微細化に伴う特性バラつきの増加が大きな問題として顕在化してきている。バラつきの要因を把握し，抑制することは緊急度の高いテーマとなっており，デバイス各社が開発の注力度を高めている。こうした状況を反映して，「2009 Symposium on VLSI Technology」では，バラつきに関するセッションが二つ組まれ（セッション6Aおよび8A），計9件の発表が行われた。
nMOSの特性バラつき要因を解析
特性バラつきの主な要因として指摘されているのが，チャネル不純物バラつきである。MIRAI-Selete，広島市立大学，東京大学のグループは，これまで不明だった，n型MOS FETのバラつきがp型MOS FETに比べて大きくなる理由を，チャネル中の不純物分布に着目して解析した（講演番号6A-1）。さらにこの解析に基づき，n型MOS FETの特性バラつきの要因として，チャネル中のボロン（B）の過渡的増速拡散に起因する極浅接合/チャネル接合領域でのボロンの凝集を提案した。
この結果から考えられることは，微細化に伴い，チャネル不純物バラつき以外の要因が重畳されてバラつきを増大させていることである。こうした現象の要因を把握すること，その抑制技術を確立することの重要性を改めて認識させられた。
リソ以外の工程でもDFMが重要に
一方，プロセス・バラつきの抑制技術に関する報告もあった。ソース・ドレインを活性化するRTA（rapid thermal anneal）において，チップ内の温度バラつきが設計パターンの粗密によって増加することはよく知られている。米IBM Corp.，シンガポールChartered Semiconductor Manufacturing Ltd.，ドイツInfineon Technologies AGのグループは，この現象を抑えるために，設計データから温度分布を算出し，ダミー・パターンの配置にフィードバックをかける手法を提案した（講演番号8A-4）。実際の設計データにこの手法を適用し，温度バラつきを抑制できることを実証している。
このように，プロセス・バラつきを設計データ上で抑えるDFM（design for manufacturability）技術は，リソグラフィだけではなく，各種のプロセス技術に対して適用の余地がある。この際に重要となるのは，プロセス予測精度やバラつき抑制効果，設計TAT，CAD処理時間を両立する実用的なコンパクト・モデルの確立と，設計インフラ技術の融合だろう。
