講演する浅野邦康氏 日経BPが撮影。
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講演する平野健吉氏 日経BPが撮影。
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今回のまとめ パナソニックのデータ。
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VMMの強みと弱み パナソニックのデータ。
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肥大化するLSI設計の検証作業。その緩和のために，SystemVerilogベースの検証手法「VMM（Verification Methodology Manual）」。それをスムーズに導入していった手法について，パナソニックが講演した。
この講演は，10月17日に日本シノプシスが東京・品川で開催の「Japan Synopsys Users Meeting 2008」で行なわれた。登壇したのは，パナソニックの浅野邦康氏と平野健吉氏（共に，セミコンダクター社システムLSI事業本部 商品開発センター）である。浅野氏は回路設計者/検証担当者として，平野氏は検証環境構築者として講演した。
パナソニック全体を見てみると，デジタル家電向けSoCの部門などがSystemVerilogやVMMを導入し，成果を上げている。浅野氏や平野氏の部門でも開発対象のLSIの規模が大きくなるにつれて，VMM導入の機運が高まってきた。特に複数のグループで分担して設計する際に，グループによって設計や検証の品質に差が出来てしまうことが問題になっていた。
しかしいざVMMを導入しようとすると，従来の検証手法との違いが気になり，新規手法の導入にしり込みしてしまう。さらに同氏らの部門にはSystemVerilogのユーザーが一人いただけで，VMMのユーザーは0人（誰もいない）。「使いたいけけど，使いたくない」（浅野氏）というジレンマを抱えるようになってしまった。そこで，導入リスクを最小限になる手順を考えて，実施することにした。
