富士通マイクロら3社，マスクレス露光向けLSI設計環境を共同開発
富士通マイクロエレクトロニクス，イー・シャトル，米D2S, Inc.の3社は2008年10月9日，マスクレス露光の一種である電子ビーム（EB）直描技術に最適化したLSI設計環境「design for e-beam（DFEB）」の開発および実証を，共同で進めることを発表した（ニュース・リリース）。まずは2009年3月までに65nm世代の評価用テスト・チップを試作し，効果を実証する。その後，LSIの試作や少量量産への適用を目指す。
EB直描技術は高価なマスクを不要にできる半面，処理速度が遅いという問題がある。現状では300mmウエハーの処理速度が0.1枚/時ほどであり，「LSI試作サービスに利用するには遅すぎる」（イー・シャトル）という。今回，DFEB技術を利用することで処理速度を2009年に0.5枚/時，2010年に1枚/時と，現状の5〜10倍に改善することを目指す。「この水準ならLSIの試作や少量生産が可能」（同社）とする。
一般にEB直描では，任意の矩形形状を描画できる可変整形ビーム（variable shaped beam：VSB）と，特定の回路形状を一括で描画できる部分一括露光（character projection：CP）を組み合わせて露光する。露光処理を高速化するためには，CPの比率を増やし，ショット数を削減することが重要になる。
これまでは，通常の露光を想定した設計結果（GDS-IIデータ）から，CP用の繰り返し図形を抽出していたため，CPの比率を増やすことが難しかった。これに対して今回のDFEBでは，論理合成の段階から，CP数を増やすような設計を行う(Tech-On!関連記事)。あるテスト・ケースではショット数を従来に比べて1/5に削減できたという。
具体的には，論理合成時に使う回路ライブラリにショット数の情報を加えて，既存の評価指標（チップ面積や遅延時間，消費電力など）と一緒に考慮して，設計を最適化する。実際には，既存の評価指標を満たしながら，よりショット数の少ないセルを選ぶことになるようだ。RTL設計データには手を加えない。
また試作チップと量産チップの間で機能だけではなく，性能をそろえるために，EB露光をダウン・グレードして使う工夫をしている。例えば，EB露光で，角がわざと丸くなるようにする。
将来は，電子ビームの鏡筒を複数化したマルチ・コラムEB技術を導入することによって，さらなる高速化を図る考えだ。具体的には2012年に300mmウエハーで2枚/時，2014年に5枚/時を目指す。また，EB露光で作る層も増やしていく。現在，マスク・コストの高い配線層やビア層をEBで作っているが，将来はトランジスタのある下層もEBで作成して，全体のTATを短縮したいとする。
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