【VLSI速報】東芝がCellのSPUを完全自動設計，面積を30％削減しつつ4GHzの周波数を達成
2007年6月14日に開催された「2007 Symposium on VLSI Circuits」のSession 3「 Power Management」とSession 5:「High Performance Processing」で特に注目を集めた発表を紹介する。
Session3では，米University of MinnesotaがDC-DCコンバータの効率を向上させ，より小さいインダクタを用いて小さな電源電圧変動を実現する手法を提案した（講演番号3-1）。これまでは多層クロックを用いることでリップルを低減する手法が提案されてきたが，今回は，反相の注入を行うこと，注入用のインダクタを結合させることにより，相互インダクタンスにより見かけ上のQ値を向上させることで効率の向上を図っている。効率はまだ77％程度であるが，その10％程度は制御回路で消費されていることから，さらなる効率向上が可能であるとの説明があった。
Session 5では，東芝がマイクロプロセサ「Cell」のSPUを完全自動設計で実装した例を紹介した（講演番号5-4）。通常の設計フローに加えて，ローカル・クロック・バッファの分配，太幅配線を使用することによるCR時定数の削減を別途追加することにより，オリジナルのSPUと比較して30％の面積削減を達成している。この場合，速度はオリジナルなものから10％程度低下する。それでも，論理合成・自動配置配線により実現したチップとしては，知りうる限りでは最高周波数となる4GHz（電源電圧1.4V）を実現している。
米Intel Corp.が発表した，加算器のパリティ・チェック回路におけるフォールトを検出する手法も目を引いた（講演番号5-3）。和信号およびパリティ信号生成の回路の一部にスタティック2線論理を用いることで，エラー状態を検出し，フォールトの検出を行っている。この手法により，加算器における単一故障の100％検出を6％以下の面積増加と1％以下の遅延増加により実現している。
