ベルギーFrontier Design社（ホームページ）は，C言語で記述した設計データを論理合成可能なVHDLまたはVerilog-HDLデータに変換するツール「A|RT Builder」（EDA Online関連記事）のアドオン機能として，「Architectural Synthesis Tool Kit」を発売する（リリース文）。これは，対話型の動作合成ツールで，設計者はリソースの割り当てやスケジューリングを指定することができる。完全自動型の動作合成ツールに比べて，設計者の意思を反映させやすいほか，探索空間が狭くなることによる処理時間の向上が期待できるという。今回の機能の追加で，同社は，C言語の動作記述からRTLのVHDLまたはVerilog-HDLまでの設計工程をサポートすることになる。Architectural Synthesis Tool Kitの出荷は1999年末から2000年初頭の予定。