プロセス微細化によるバラつきの増大が顕著になり,それを設計段階で考慮するために統計的スタティック・タイミング解析(SSTA:statistical static timing analysis)が注目を浴びている。SSTAを実行するには,SSTAのEDAツールと共に,LSI中の各回路(マクロセルやスタンダード・セル)の統計的なモデルが必要になる。このモデルの標準化を巡り,米Cadence Design Systems, Inc.と米Synopsys, Inc.が小競り合いを繰り広げている。
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