LSIのRTL設計の終盤ではタイミング調整が必要になることが頻繁にある。迫る締め切りを前に,設計者は大胆な変更には二の足を踏む。その大きな原因が設計前後の回路の論理機能等価性を検証する有効な手段がなかったことである。
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