NECと富士通研らが採用したPLL雑音解析ツールが，正式デビュー
2003年に設立された新興EDAベンダーの米Berkeley Design Automation Inc.,は，最初の製品として「PLL Noise Analyzer」を発売した（ニュース・リリース1，同2）。今回の製品はその名の通り，PLLの雑音やジッタの解析をトランジスタ・レベルで行うEDAツールである。
また企業名が示す通りに，創業者が米University of California at Berkeleyと米University of Illinoisで行った研究成果をベースにしている。Berkeley Designはアナログ/RF IC解析の精度向上をねらう。製品の公式発表は今回が初めてだが，PLL Noise Analyzerには，すでに0.25μm〜90nmで作るチップ35品種での適用事例があるという。例えば，ニュース・リリース１にはNECと富士通研究所での採用例が紹介されている。
NECではサーバー・システム部門が90nmプロセスで作るSERDESの開発で使った。「PLL Noise Analyzerを使うことで，テープアウト前にPLLの雑音をトランジスタ・レベルで完全に解析できた」（NECのKunio Mori氏, general manager of the Server System Division）。
一方，富士通研は，クロック・データ・リカバリ回路におけるジッタの解析に使った。既存の雑音解析手法に比べて短時間に高精度な解析が今回のツールで可能になったという。「HSPICEに慣れたエンジニアは，短時間にPLL Noise Analyzerを使いこなせるようになった」（富士通研のBill Walker氏，vice president of Advanced LSI Technology Research）。
PLL Noise AnalyzerはPLLの雑音やジッタの解析に加えて，雑音原因の特定，外来雑音に対する感度などでも，既存の手法に比べて威力があるという。また，既存のアナログ設計フローへの組み込みも容易だとする。
こうした利点の源になっているのが，同社が開発した「Stochastic Nonlinear Engine」という技術である。Stochastic Nonlinear Engineでは，アナログ回路の非線形性や確率論的な振る舞い，振る舞いの時間的な変化を考慮に入れたトランジスタ・レベルの解析が可能だという。
従来の近似手法に比べて短時間で精度の高い，雑音/ジッタの解析が可能になるため，アナログやRFのICの設計や試作のやり直し回数が大幅に削減できるとする。
PLL Noise AnalyzerはHSPICEおよびSpectre形式のネットリストと標準的なデバイス・モデルを読み込むことができる。SunおよびLinux環境で稼働する。即日出荷可能。
