• BPnet
  • ビジネス
  • PC
  • IT
  • テクノロジー
  • 医療
  • 建設・不動産
  • TRENDY
  • WOMAN
  • ショッピング
  • 転職
  • ナショジオ
  • 日経電子版

HOME電子デバイスプロセス製造技術総覧 > 【第2回●CMOSデバイス(1)】新材料・新構造を導入し、高集積化の壁を打破

プロセス製造技術総覧

【第2回●CMOSデバイス(1)】新材料・新構造を導入し、高集積化の壁を打破

  • 角南 英夫(広島大学ナノデバイス・システム研究センター)
  • 2013/03/19 00:00
  • 1/2ページ

プロセス装置技術を理解するためには,最終的に作ろうとしているデバイス構造を知ることが欠かせない。このような視点から,連載の第2~4回では,まずDRAMやフラッシュ・メモリー,マイクロプロセサといったCMOSデバイス技術を総覧する。LSIの基本素子であるMOSトランジスタや多層配線についても解説する。各デバイスは,高集積化の課題を解決するために,新しい構造や材料を取り入れて進化してきた。それを支えるプロセス技術は,目的別にモジュール化が急速に進んでいる。各モジュールの組み合わせによって多様なデバイスが実現される。

 LSIの高集積化トレンドは,1970年に米Intel Corp.が発表した1KビットDRAM1)と,汎用マイクロプロセサ「4004」2)から始まった。それ以来,高集積化は40年以上にわたって続いている。DRAMは,回路を2次元的に大規模化できるため,3年ごとに4倍,年に1.6倍の大容量化を実現した。マイクロプロセサは大規模化すると配線が等比級数的に複雑になるため,トランジスタ数で表した集積度はDRAMに比べ緩やかに上昇しており,年に1.4倍のペースである。

 このような集積度の向上は,微細加工技術や回路技術の革新,チップ寸法の拡大が加わって達成されてきた。

デバイス技術●新材料が続々

 代表的なデバイス技術として,DRAM,SRAM,フラッシュ・メモリー,FeRAM(ferroelectric RAM),MRAM(magnetoresistive RAM)について紹介する。

ギガ・ビット時代は材料で革新

 DRAMは,メモリー・セル技術がカギを握る3,4)。メモリー・セルとは,一つのキャパシタに蓄えた電荷を,キャパシタに接続した一つのトランジスタによって読み書きする回路である5)。重要な性能指標は,蓄えられる信号電荷量Qsの大きさである。Qsは,大きいほど安定で高速の動作が可能なので,割り当てられた面積の中でいかにQsを大きくするかが開発課題となる。アルファ線耐性の確保,安定な動作のため,世代が進んでもQsはほとんど小さくできない6)

 メモリー・セルの構造変化は三つの時代に分類できる。キロ・ビットの時代は微細加工,メガ・ビットの時代は構造改革,そして今後のギガ・ビットの時代は材料革命3,4)である(図2)。ギガ時代を迎え,3次元化でも間に合わず,絶縁膜の比誘電率を高めることが急務となっている。従来から使ってきたSiO2やSi3N4に続いてTa2O5膜やAl2O3が量産で使われ始めた。さらに,現在はHf系の酸化膜が実績を上げつつあり,SiO2換算膜厚で0.5nmが期待されている。

図2●新構造・新材料を駆使するDRAMセル
1Mビットが変化の分岐点で,キャパシタ形式は,平面セル7),基板上に蓄積電極を形成したスタック・セル8),基板に掘った溝電極のトレンチ・セル9)に分化した。64Mビットでは,筒状のシリンダ電極が主流となり,さらに電極表面に小さなHSG(hemi―spherical grain)10)と呼ばれている凹凸を付けた。2005年時点ではスタック製品が75%,トレンチは25%のシェアを占めているといわれる。著者のデータ。
[画像のクリックで拡大表示]

完全CMOSセルの欠点を克服

 SRAMのメモリー・セルは,基本的に6素子で構成する。セルの方式は大きく二つある。nMOSとpMOSを使った完全CMOSセルと,負荷素子に高抵抗の多結晶Siを使うセルである。

 完全CMOSセルは,n,p両チャネルを形成する必要があるので,セル内でウェル分離をしなければならない。また,ラッチアップ防止のため,二つのトランジスタ間の距離を離す必要があり,高密度化に向いていない。ただし,ロジックLSIプロセスと完全な互換性があり,動作が安定なので混載向けに使われている。最近は酸化膜を埋めた深溝によりウェルを分離することで距離を縮めてもラッチアップの耐性を確保できる。完全CMOSセルの欠点の一つが軽減され,大規模化に有利になった。

 高抵抗の多結晶Siを使うセルは,処理中の化学汚染やプラズマなどさまざまな損傷に敏感なことから,ロジックLSIプロセスと相性が悪い。また,待機時電力を下げるために1011~1012Ωより負荷の抵抗値を上げるとソフト・エラーが顕在化する。従って大規模化した時の待機時電力の軽減にも限界がある。このため,完全CMOSと高抵抗負荷セルの長所を同時に取り入れた薄膜トランジスタ(TFT)を使うセルも使われ始めた。

おすすめ