「2014 Symposia on VLSI Technology and Circuits」における不揮発メモリーのセッション「Circuits/Technology Joint Focus Session － Non-Volatile and Emerging Memory--- 」では、半分以上の論文がビット誤り訂正技術に関する発表となった。これは、さらなる微細化と多ビット化によりビット不良が増大しており、その救済のためにスループット、面積、消費電力、信頼性を犠牲にせざるを得ない深刻な状況に直面しているためだ。この傾向は、微細化と3次元構造が進む次世代においてはさらに深刻になると考えられる。ISSCCでもその傾向が散見されたが、VLSIシンポジウムにおいても、この傾向が強まると思われる。

　単純に力ずくでビット誤り訂正するのではなく、スループット、面積、消費電力の犠牲を最小にするために種々の試みが提案されている。例えば、アプリケーションごとに異なる書き込み回数とデータ保持特性の違いによる最適コーディング技術。また、多値のTLC(triple level cell）の各ビットでディスターブやセンシング過程が異なることによる不良ビット確率の原因を解析し、限られた資源の中で救済能力を最大限高めて、アプリケーションごとに求められる信頼性とコストの要求に応える技術の提案がなされた。

　その一つは近年、NAND型フラッシュメモリーの大容量化に伴い、信頼性を高める技術の一つとして重要性が高まっているLDPC（Low-density parity-check：低密度パリティ検査）符号で符号化されたデータを復号する回路に関しての、台湾Phison Electronics社の発表である（論文番号 12.3）。

　LDPC技術は、復号にLLR（log - likelihood ratio）と呼ばれる信頼性やディスターブで動的に変化する1と0のそれぞれの確率分布情報を用いる。このLDPC技術には、回路で処理すべき情報量が多くなり読み出しにかかる時間や回路の電力・面積が大きくなることや、チップ全体の面積や開発コストが大きくなるといった製品適用に向けた課題が残っていた。

　提案されたLDPC符号＋DSP技術はこうした問題を解決するために、ベンダーから供給されるLLRだけでなく、DSPを駆使して、動的に変化するNANDフラッシュメモリーの様々なエラー要因（書き換え回数、データ保持時間、セル間の容量結合など）からエラー分布に応じて適用的に信頼性情報でもあるLLRを再予測し、最適化・高精度化することで救済能力、面積、電力ペナルティーを大幅に削減する。発表では、誤り訂正符号としてBCH符号を使用した場合、DSPを用いない従来のLDPC技術を使用した場合でそれぞれ比較。救済能力が約3.7倍と1.6倍改善すること、Sub-20nmのTLC NAMDでデータ保持時間が約20倍と5倍改善することが報告された。