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HOMEエレクトロニクス電子設計Embedded Technology 2013 / EDS Fair 2013 > 同じチップ面積に33%多い回路を集積可能、富士通セミコンがカスタムSoCの新設計フロー

Embedded Technology 2013 / EDS Fair 2013

同じチップ面積に33%多い回路を集積可能、富士通セミコンがカスタムSoCの新設計フロー

  • 小島 郁太郎=Tech-On!編集
  • 2013/11/19 12:19
  • 1/1ページ
富士通セミコンダクターは、28nm以降の微細プロセスで作るカスタムSoCに向けて新たな設計フローを整えた。従来の設計フローに比べて同一サイズのチップに搭載できる回路が33%増加し、最終レイアウト工程を最短1か月で完了できるようになるという。

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