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【VLSI】20nmクラスの先端プロセス対応FinFET SRAM技術などが続出

福岡工業大学 山内寛行=京都発
2013/06/14 08:15
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 「2013 Symposia on VLSI Technology and Circuits」(2013年6月11~14日、京都市)のJumbo Joint Focus Session 2 - SRAMでは、合計9件の発表が行われた。9件の内訳は、Technologyの委員会で採択された20nm世代から10nm世代までを見据えたThin Body SOIとFinFET関連のSRAMデバイス技術の論文(招待論文を含む)が5件、Circuitsの委員会で採択された論文が4件である。

 Circuits側の論文は、米Intel社による22nm世代FinFETプロセス対応のレジスタ・ファイルと次世代「Xeon」プロセサのL3キャッシュにおける詳細設計技術の論文が2件、20nmプレーナ技術を用いた省電力/高性能動作モードを備えたSRAM技術の論文が1件、これまで時間と電力を犠牲にしたライトバック手法以外では解決方法が示されていなかった「書き込みマージン」と「書き込み時のハーフセレクト・セルのデータ保持特性マージン」のトレードオフの問題を大幅に軽減する方法を新たに解決する新規技術に関する論文が1件である。この報告ではCircuits関連の4件について報告する。

Intel社のSRAM技術が注目集める

 何といってもIntel社からの22nm世代FinFET技術を採用したレジスタ・ファイル用8T-SRAM技術と次世代XeonプロセサのL3キャッシュ用SRAM技術の論文発表が注目を集めた。レジスタ・ファイルの論文(JJ2-6)は、プロセサ・コア自体がDVFS(dynamic voltage and frequency scaling)機能を有し、適応的に最高性能と省電力を実現する必要性がある中で、全体性能を決めているレジスタ・ファイルの設計に対する要求は大変厳しい。そのため、トランジスタのばらつきが原因で最低動作電圧(VCCmin)を決めてしまっているSRAMの部位をすべて検証し、その部位に適応的に数100mVの差を持った2重の電圧を駆使して最低動作電圧(VCCmin)を改善する決め細かな設計技術を提案している。

図1●JJ2-6、Fig.8から引用(Intel社の資料)
[画像のクリックで拡大表示]
 図1(JJ2-6、Fig.8)にあるように8T-SRAMセルの読み出しワード線に200mV高い電圧を供給する、また書き込みワード線に150mV高い電圧を供給することで読み出しと書き込みアクセスのVCCminがそれぞれ130mVと290mV改善することを示した。動作をチェックし下限を決めている部位にターゲットの性能を満足するまで適応的に数100mVのバイアスを印加する技術はFinFET技術が持つシステマティックなばらつきに起因する下限の問題や各種動作環境変化に対して、VCCの絶対値だけではなく2重の電圧差にもDVFSの思想を適用することの有効性を明確に示した論文発表であった。

 しかし、試作したSRAMのメモリ・セルはロジック・ルールで設計され、Intelの22nm世代SRAMのメモリ・セルの2倍以上となる0.238μm2であったので、それに対する質問や実際に量産中の製品に使用しているメモリ・セルでの評価結果が欲しかったとするコメントや感想が聞かれた。

 一方で次世代のXeonプロセサのL3キャッシュ・メモリの論文(JJ2-9)は3種類のメモリ・セルサイズ(0.108μm2/0.130 μm2/0.170μm2)と検出訂正ビット数の異なるECCを複数用意して、高密度化と信頼性の問題のトレードオフを最適化しているところを具体的に示し、会場からもさらに突っ込んだサイクル・ペナルティなど具体的な質問がなされて注目を集めていた。

 センス・アンプ構成についても、従来よりもセンス・アンプのマージンが増えるように面積を犠牲にしてもコラム選択比を従来の構成から変更する等、ばらつきに対する考慮が新たになされている点も質問の対象になっていた。新しく導入したFinFETのお陰でばらつきは各段に改善されても不十分で、安定した設計を選択しスクリーニングなどのテスト・コストを下げるための設計が心がけられている点も発表後の質疑に対して答えていた。

20nmプレーナ向けSRAM設計も

 Intelからの発表以外にもルネサス エレクトロニクスから20nm世代のプレーナ・デバイスを用いたSRAM設計技術が発表された(JJ2-2)。高性能と省電力が同時に要求されることに対応するために、選択動作する以外のワード線ドライバなどの電源を遮断するなど徹底したリーク電流対策や、動作電流に対してもローカル・ビット線からグローバル・ビット線への電荷転送時にはメモリ・セル部を遮断し無駄なセル電流や貫通電流が流れないように電力削減の工夫が徹底されている。その一方で、最低電圧動作時も必要な周波数で動作できるように、異なる電荷転送を加速するモードも備えていることが発表された。それらの機能を駆使して高電圧動作の800MHz動作時の電力を従来技術より30%削減し、低電圧動作の100MHzで59%削減できることを示した。

 さらに、台湾清華大学と福岡工業大学の共同発表(JJ2-8)では、従来6Tセルに対して面積が2倍以上になる10T以上の大きなメモリ・セルを用いることや、時分割で読み出しと書き込みを2重に行わないと解決できなかった書き込みマージンと非選択セルのディスターブ・マージンのトレードオフの問題を6Tセルと同じセル・トポロジーを維持しながら実現できる8Tセルを用いても解決できる新しいアイデアが発表された。

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