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HOME電子デバイス2013 VLSI > 【VLSI】CEA-Letiなど、Wide I/O DRAMとモバイルSoCの3次元積層結果について報告

2013 VLSI

【VLSI】CEA-Letiなど、Wide I/O DRAMとモバイルSoCの3次元積層結果について報告

  • 木村 雅秀=日経BP半導体リサーチ
  • 2013/06/12 23:27
  • 1/2ページ

 仏CEA-Leti、スイスST-Ericsson社、伊仏STMicrolectronics社の共同チームは、TSV(Si貫通ビア)技術を用いてWide I/O DRAMとモバイルSoCを3次元積層した結果について、「2013 Symposia on VLSI Technology and Circuits」(2013年6月11~14日、京都市)で発表した(講演番号C3-4)。講演タイトルは「A 0.9 pJ/bit, 12.8 GByte/s WideIO Memory Interface in a 3D-IC NoC-based MPSoC」。

(CEA-Leti、ST-Ericsson社、STMicrolectronics社の資料)
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 今回用いたWide I/O DRAMはJEDEC規格「Wide I/O SDR(single data rate)」に準拠している。Wide I/O SDRは128ビット幅のチャネルを四つ、計512ビット幅のデータ・バスを持ち、それぞれのバスが200MHzで動作するため、全体で12.8Gバイト/秒のデータ転送速度を実現できる。

 今回用いたSoCは、IPコア間をNoC(network on chip)技術でつないだ「MPSoC(Multi-Processor System-on-Chip)」と呼ぶもので、HD映像やゲーム、AR(augmented reality)などを扱うモバイル・プロセサを想定している。このSoC上にTSVとインタフェース回路を形成し、Wide I/O DRAMをフェースバックで3次元積層した。SoCはSTMicroelectronics社の65nm世代低電力プロセスで製造しており、チップ寸法は8.5mm角である。

 SoC側に形成したTSVの直径は10μm、深さ(SoCチップの厚さ)は80μm、SoCとWide I/O DRAMをつなぐマイクロバンプ(Cuピラー)の直径は20μm、ピッチは40μm×50μmである。Cuピラーの本数は1016本。パッケージ寸法は12mm角。

 SoCに搭載したBIST(built-in self test)回路によって、Wide I/O DRAMの動作テストを実施している。テスト結果を示すShmooプロットでは、Wide I/O DRAMは最低電圧で208MHz、通常電圧で220MHzの動作周波数を達成できた。

(CEA-Leti、ST-Ericsson社、STMicrolectronics社の資料)
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