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半導体製造 プロセス技術や工場の動向を知るための
 

【VLSI】TSVを用いた3次元FPGAなど、Circuitsの注目論文は10件

大下 淳一=日経BP半導体リサーチ
2013/04/24 19:28
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(1)の成果
(1)の成果
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(2)の成果
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(3)の成果
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(4)の成果
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(5)の成果
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(6)の成果
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(7)の成果
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(8)の成果
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(9)の成果
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(10)の成果
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 半導体集積回路技術に関する国際会議「2013 Symposium on VLSI Circuits」が2013年6月11~14日にリーガロイヤルホテル京都(京都市)で開催される。3次元トランジスタ(FinFET)やTSV(Si貫通ビア)などの3D関連技術を用いたデジタル回路や、先端CMOS技術を用いた高性能アナログ回路などに関する成果が相次ぐ。同学会の論文委員がプレス発表向けに選んだ注目論文は、以下の10件である。

 (1)ASET(超先端電子技術開発機構)と日立製作所は共同で、TSVを用いた3次元回路技術をFPGAに適用した成果を披露する(講演番号:C3-5)。積層するチップ数に応じて、FPGAの機能や集積度をスケーラブルに高められるという特徴がある。TSVの寄生容量の低減や、回路中にTSVを埋め込むための設計手法、3次元集積チップ間のクロック・スキューを低減する技術など、3次元LSIを実現する上での重要技術を満載している。

 (2)米Intel社は22nm世代のトライゲート(FinFET)プロセス技術で製造した、SoC向けオンチップ電源回路技術を発表する(C13-5)。チップ上に高密度に集積したMIMキャパシタの接続を切り替えることによって、1.225Vの入力電圧から0.45~1Vの出力電圧が得られる。フィードバック制御を含めてすべてデジタル回路で構成しており、22nmプロセスを用いることで小面積を実現した。最大効率も84%と高い。

 (3)米Oregon State Universityは、逓倍数が大きいPLLとしては業界最小のジッタと業界最高の電力効率を実現したデジタルPLLを披露する(C12-1)。デジタルPLLはデジタル回路との親和性が高いという長所がある一方、ジッタが劣化しやすいという短所がある。今回は、スクランブリングTDC(time-to-digital converters)と呼ぶ新しいTDCを適用することでジッタを低減した。

 (4)ベルギーIMECとルネサス エレクトロニクスは共同で、モバイル機器向けソフトウエア無線技術を発表する(C11-1)。28nm世代という最先端のCMOS技術を用いることで、高線形性かつ広帯域のレシーバ回路を実現した。0.9Vの電源電圧で0.4G~6GHzの帯域をカバーでき、消費電力は40mW以下である。

 (5)台湾TSMC(Taiwan Semiconductor Manufacturing Co., Ltd.)は、Siインターポーザを用いた2.5次元集積技術(CoWoS:Chip-on-Wafer-on-Substrate)について発表する(C3-1)。65nm世代のSiインターポーザ上に、40nm世代の混載DRAMおよびSoCチップを積層し、1Tビット/秒のデータ伝送速度を実現した。

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