TSV（Si貫通ビア）を使って極薄Siウエーハを接合，3次元（3D）積層デバイスを製造する。この3次元積層技術は，どこまでコストが下げられるのか。イメージ・センサー，メモリー，高性能SoC・・・。これらのデバイスにいつから搭載するのか。『NIKKEI MICRODEVICES』が企画する本セミナーでは，プロセス・コストの低減の可能性を専門家が公開討論し，設計や製造における技術課題を検証します。参加者と講師が共にこの新技術について議論する本セミナーは，TSV技術に関心をお持ちの経営者・技術者にとって見逃せません。
| ■開催日： | 2009年4月16日（木） 10:00〜17:30 （開場9:30）予定 |
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| ■会場： | 東京コンファレンスセンター・品川 |
| ■主催： | NIKKEI MICRODEVICES |
| ●読者価格 | 30,000円 |
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| ●一般価格 | 40,000円 |
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10:00〜10:45
3D TSV interconnects: a market analysis
仏Yole Developpement社
Technology Marketing Analyst - MEMS & Advanced Packaging
Jérôme BARON 氏
We will present our latest market forecasts that show that 3D-TSV wafers will be shipped in millions and have the potential to impact an important fraction of the memory business by 2015 (for e.g., if we exclude memories, our analysis show that 3D-TSV wafers will account for more than 6% of the total semiconductor industry by 2015).
Moreover, we will also review the motivations for going to 3-D and roadmaps per application as well as the barriers to entry for full scale 3D IC integration (test, 3D EDA Design tools, Thermal management and 300mm equipments availability). We will also present our forecasts about 3D TSV equipment and materials market. The forecasts will include 3-D Equipments (Wafer Bonders / Chip Bonders / Etching-Drilling / Plating / Lithography / Deposition-Coating / Temporary Bonding / Grinding-Thinning / Inspection & Metrology / Test tools) and 3-D Materials (Advanced Photo-resists / Permanent & Temporary Adhesives / Gas / Advanced Substrates and Specific).
10:45〜11:25
Cost reduction scenario of 3D TSV integration
米EMC-3D
Chairman
Paul Siblerud 氏
The development of IC technology is driven by the need to increase performance and functionality while reducing size, power and cost. The continuous pressure to meet those requirements has created innovative, small, cost-effective 3-D packaging technologies.
3-D packaging can offer significant advantages in performance, functionality and form factor for future technologies.
Key process technologies enabling 3-D chip: Via formation. Insulator, barrier and seed deposition. Copper filling (plating). CMP. Wafer thinning. Die to Wafer /chip alignment, bonding and dicing.
This presentation will investigate these techniques that require interdisciplinary coordination and integration that previously have not been practiced. We will review the current state of 3-D interconnects and the of a cost effective Via-first TSV integrated process.
The speaker will incorporate information from the EMC3D consortium members(Applied Materials, Semitool, EV Group, Fraunhofer, LETI, SAIT, KAIST, Texas A&M, Rohm and Haas, Enthone, AZ).
Through collaboration with research partners, the consortium will develop processes for creating micro vias between 5 and 30 μm on thinned 50 μm 200 and 300 mm wafers using both via-first and via-last techniques.
11:25〜12:05
TSVを使わず無線で“コスト0”の3次元積層
慶應義塾大学
理工学部電子工学科 教授
黒田 忠広 氏
性能と信頼性はTSV並みに高く，コストはワイヤー・ボンディング並みに小さい。このような3次元積層デバイス向けチップ間データ通信技術を開発した。LSIの配線で巻いたコイルをアンテナに使い，誘導結合による無線通信でチップ間通信を実現する“ワイヤレスTSV”技術である。メモリの積層やプロセッサとメモリの積層でのチップ間通信に応用できる。本講演では，実用間近に迫るワイヤレスTSV技術の詳細を紹介しその将来性を議論する。
12:10〜12:45
パネル・ディスカッション：TSVはどこまで低コスト化し普及するのか
BARON氏（司会），Siblerud氏（EMC-3D），黒田氏（慶應義塾大学）
講演者が壇上でコストと普及のシナリオを議論する。会場からの質問にも答える。
12:45〜13:45
名刺交換会/昼食（主催者が用意いたします）
受講証をお持ちの方は，同時に行われる講演のいずれにもご入場いただけます。
トラックA： イメージ・センサ13:45〜14:30 Through Silicon Via technology applied to miniaturized Imaging Sensor伊仏STMicroelectronics社 Handset Imaging has been requiring continuous reduction of physical sizes of camera module. Simultaneously the pixel size shrinkage is bringing more challenges to package image sensor. 14:30〜15:15 高画質センサーへのTSV技術の適用ザイキューブ LSIの3次元化集積技術は、世界各国で開発が進められている。その要素技術として、(1)薄化技術(2)積層技術(3)接着技術(4)貫通Via技術(5)バンプ技術と五つの技術がある。本講では、各社のTSV技術およびCSP型イメージ・センサーの開発状況を紹介するとともに、この五つの技術の内、(1)薄化技術(4)貫通Via技術の二つの技術を用いて実現した弊社のCSP型イメージ・センサーとシリコン・インターポーザーについて紹介する。特に、CSP型イメージ・センサーでは、500万画素という高画素品に対してもTSV技術が非常に有効である事を検証した。 15:15〜15:45 15:45〜16:30 住友精密工業が取扱うMEMS加工装置のTSV用途への応用住友精密工業 MEMSデバイスの民生機器分野への普及に伴う量産展開において、シリコン深掘り技術はかかせない要素技術となり、高スループット達成のための更なる高速エッチレート化のみならず、歩留まり向上のための安定性、信頼性の高いプロセス技術、およびその製造装置の要求が高まっている。MEMS量産市場で実績のあるSi-DRIE技術を３次元実装におけるTSV技術へ展開させる上で、種々の要求項目に対する実際のアプローチ例を紹介し、またSi-DRIE以外のMEMS加工技術（CVD、シリコン酸化膜・シリコン犠牲層エッチングなど）について、TSVプロセスに対する量産展開を見据えた当社のトータルな取り組みを紹介する。 16:30〜17:15 Detailed Reverse Engineering Analysis of TSV technology in CISカナダChipworks, Inc. Through Silicon Via (TSV) with wafer level packaging (WLP) technologies will strongly impact the CMOS Image Sensor (CIS) market in the coming years. Several companies are currently ramping into production products using TSV/WLP technology. In recent months the first commercial products have come to market using TSV. 17:15〜17:30 名刺交換会 |
トラックB： LSI13:45〜14:30 3D TSV Technology Drivers and IBM Solutions through Packaging Alliance米IBM Corp. IBM perceives a triple convergence of technology challenges, namely power, bandwidth, and chip-package interaction (CPI). No technology better demonstrates the blur between chip and package as 3D integration. 3Di, specifically technology employing through silicon vias (TSVs), offers potential to significantly address all three of these triple convergence challenges, and thus is a key part of every major packaging stakeholder’s technology and product roadmap. IBM’s view of the evolution of 3Di technology is discussed, along with highlights of recent accomplishments. 14:30〜15:15 TSVs based 3D Technologies in Korea韓国Kangnam University The semiconductor companies had developed 3D Integration technology to accomplish "More than Moore’s demanding" during last 10 years. Now 3D Integration technology has become one of the next promising technologies for semiconductor industries as a result of their effort. In 2005, Samsung Electronics announced the first functioned 8chip stacked NAND Flash Memory using Wafer Level (WL) process and Through-Silicon-Via (TSV) integration technology. Currently Korean IDMs and Assemblers are trying to commercialize the 3D products until 2012. Even though CMOS image sensors (CIS) and MEMS based sensors are a commercial status, their volumes are quite so small. Therefore DRAM and NAND Flash products are getting more weight for 3D markets. 15:15〜15:45 15:45〜16:30 3次元集積化技術の開発動向と低コスト化に向けた展望超先端電子技術開発機構 3次元集積化技術は、More Mooreと両輪となるMore than Mooreの中核技術として、世界中で開発が行われている。わが国でも技術研究組合 超先端電子技術開発機構（ASET）がNEDO「ドリームチップ／多機能高密度三次元集積化技術開発プロジェクト」の委託を受け、開発を進めている。本講ではプロジェクトの開発状況を報告するとともに、世界の注目すべき開発動向を紹介する。 16:30〜17:15 High Performance 3D Processor Technologies with TSVs and 3D Stacking CAD Technologies米IBM Corp. Several factors are driving 3D integration for high performance computers: multi-core processors, associated larger cache sizes, and integration of more and more functions such as accelerators, memory controllers, IO links, etc. At the same time power consumption of high performance computers are reaching very high levels which in the near future will become unsustainable. 3D integration in its various expressions will be required to address these issues. 17:15〜17:30 名刺交換会 |
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- ※プログラムは変更になる場合があります。あらかじめご了承願います。
- ※海外講師の講演には，同時通訳が付きます（英→日）。
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