【VLSIシンポ】日立，縦型MOSトランジスタでSRAMメモリ・セルの面積を1/3に
今回のSRAMセルを開発したのは，近い将来のシステムLSIがSRAMセルだらけになってしまうという危機感からだ。現行のSRAM技術をそのまま使っていると，2010年ころには多くのシステムLSIで，全回路面積の8割以上をメモリが占めてしまうと同社は予測している。今回の技術でメモリ・セルの面積を減らすことが，システムLSIの低コストなどに向けたカギになると考えている。
「45nm時代」を見据える
縦型トランジスタは，多結晶Si製の円柱でつくる。その円柱の上部をソース電極とし，下部をドレイン電極にする。その間の部分をボディと呼ぶ。ボディの側面はゲート電極で覆ってある。
SRAMセルの書き込み/読み出し時間を短くするには，縦型トランジスタに流せる電流量を高めなければならない。これを実現するには，円柱状のボディの側面積を大きくするのが有効である。電流は，ボディの表面を流れるからである。これを行うことで，今回の試作では 20μA（+25℃，+1.8Vでの値）の電流を流せるようにした。なお，この縦型トランジスタはマスク2枚を使ってエッチングでつくる。
今回のSRAMセルには，さらなる微細化に向くという特徴もある。「45nmルールでの安定動作は6トランジスタでは困難だ。不純物濃度の偏りなどでトランジスタに大きなバラつきが生じてしまう」（日立製作所 中央研究所 システムLSI研究部 研究員の長田健一氏）。65nmルールなら何とか解決可能だが，45nmルールの時代になると，バルクSi基板上につくったトランジスタのバラつきによって読み込み/書き込みができなくなる恐れがあるという。今回では，縦型pMOSトランジスタを空間的な余裕があるnMOSトランジスタの上に積むので，45nmルールで微細化しなくても良い。このため，微細化に伴うバラつきはそれほど問題ではなくなるという。
乗り越えた2つの課題
ただし，この縦型トランジスタを使った4トランジスタ構成を実現するには次の2つの課題を解決しなければならなかった。
第1の課題は，データを読み出す際にそのデータが破壊されてしまう場合があること（破壊読み出し）。これは，縦型トランジスタのボディが電気的にフローティング状態にあるのが原因である。今回のSRAMセルの構造では，読み出し時にワード線に例えば+1.8Vの電圧がかかると，ゼロVだったドレイン電極（内部ノード）に，データ線につながっているソース電極から電流が流れ込んでしまう。これにより，同ノードの電圧が上がってデータが壊れてしまうのだ。これを解決するため，今回は「2電源ワード線駆動方式」を開発して適用した。読み出し時にはワード線にゼロVより大きい電圧（例えば+0.3V）を，書き込み時には０Vをかけることで縦型トランジスタに流れる電流を制限し，データの破壊を防ぐ。
第2の課題は，待機電流が増加してしまう点だ。4トランジスタ構成だとリーク電流が大きくなる。それを補うために，トランジスタがオフの時に流す電流を増やす必要があるのだ。130nmルールでの試験によると，このいわゆるオフ電流は， 6トランジスタ構成の場合に16.7fAであるのに対し，4トランジスタ構成では1pAにもなってしまう。そこで，今回の施策ではデータ線の電圧を動作時の+1.8Vに対して待機時は+1.2Vと低くし，内部ノードの電圧を下げ，リーク電流を減らした。この「電界緩和待機方式」にすることで，待機電流を88.7fAに抑えた。
