ITRS(International Technology Roadmap for Semiconductors)活動の終了に象徴されるように(日経テクノロジーオンライン関連記事1)、半導体の微細化が難しくなっている。ただし、現在量産されている先端プロセスの14nmや16nmから、あと数世代は微細化が進みそうだ。

図1●プロセス世代ごとの新たな設計課題 TSMCのスライド。
図1●プロセス世代ごとの新たな設計課題 TSMCのスライド。
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図2●TSMCの16nm FinFET+プロセスに向けた設計フロー 同社のスライド。
図2●TSMCの16nm FinFET+プロセスに向けた設計フロー 同社のスライド。
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 この記事では、10nm以降のチップ設計技術を見ていく。検討に使った主な題材は、台湾TSMCのWilly Chen氏(Deputy Director, Design & Technology Platform)が52nd Design Automation Conference(DAC)および53rd DACの際に米Synopsys社らのプライベートイベントで行った講演(日経テクノロジーオンライン関連記事2同関連記事3)、および米Synopsys社への取材である。10nm以降のTCADに関しては同社のTom Ferry氏(Vice President Marketing, Silicon Engineering Group)が、インプリメンテーション設計用EDAに関しては同社のMary Ann White氏(Director Marketing, Design Group)が答えた。

 半導体プロセスが微細化する度に、設計で新たに考慮すべき項目が増えて、EDAツールは高機能化してきた。ここ数世代の微細化に際しては、過去に比べて大きな変化があった(図1)。すなわち、20nm世代のプロセスで「ダブルパターニング」(28nmまで1回で露光してSi上に形成したパターンを2回の露光に分けて形成)が必要になり、設計データを1回目の露光用と2回目の露光用を分けて考える必要がでてきた(いわゆる、カラーリング)。

 14nmや16nmでは、トランジスタがプレーナーから立体のFinFETに替わった。TSMCのリファレンス設計フローでは、配置配線ではフィングリッドの自動スナッピング、寄生RC抽出では高精度のFinFETモデリング、フィジカル検証ではFinFETルールのサポートなどの機能が盛り込まれた(図2)。