日本で開発されたJava言語入力の高位合成ツールのフリーウエアが、「DAシンポジウム2015」（情報処理学会 システムとLSIの設計技術研究会が2015年8月26日～28に開催）の招待講演で紹介された、登壇したのは、同ツールを開発した、イーツリーズ・ジャパン／わさらぼの三好 健文氏である。
高位合成は、高位設計記述からRTL（Register Transfer Level：レジスタ転送レベル）設計データを合成する技術である。従来の人手によるRTL設計に比べて、開発期間とコストを大幅に減らせる技術として注目されている。講演で三好氏は、自身が開発したFPGA（Field Programmable Gate Array）向け高位合成処理系「Synthesijer」とその適用事例、そして、FPGA向け高位合成技術の今後の展開を語った。
FPGAは、製造後にその機能を変更できる論理ICである。製造時に機能が決定するASIC（Application Specific IC：特定用途向けIC）とは異なり、柔軟性が高い。すなわち、ICに書き込む回路情報を変更することにより、回路の機能を変更することができる。講演で三好氏は、FPGAコンピューティングの研究者Florent de Dinechen氏の「『FPGAにキラーアプリはない』の定理（The “no killer app” theorem）」を引用して、特定の用途に向けた高速化という視点では、FPGAがMPU（Microprocessor）に対して優位性を維持し続けることは難しいとした。
ある処理をMPUよりも高速に実行できるFPGA実装が存在する場合、そのような高速処理の回路実装ノウハウは、いずれはMPUでも取り入れられる。このため、MPUに対するFPGA実装の優位性を長く保つことは簡単ではない。同氏によれば、FPGAの最大の特徴は柔軟性であり、これを活かしてビジネス的に成功するキーは、開発スピードの向上である。抽象度の高い設計記述から詳細設計を自動生成する高位合成技術には、FPGAの開発スピードを向上させる技術として高い期待が寄せられている。
