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HOME有料会員向けトップ > しがらみを捨て適材適所、3次元実装の課題も解消

日経エレクトロニクス 2015年12月号

貼り合わせで限界を超える第1部:動向編

しがらみを捨て適材適所、3次元実装の課題も解消

  • 野澤 哲生
  • 2015/11/19 00:00
  • 1/5ページ

出典:日経エレクトロニクス、2015年12月号、pp.48-51(記事は執筆時の情報に基づいており、現在では異なる場合があります)

回路や機能ごとにウエハーを製造し、それらを低温で貼り付けて1つの半導体チップにする「貼り合わせエレクトロニクス」が広がり始めた。非常に高い性能と低価格を同時に実現できるのが特徴である。MEMS、太陽電池、パワー半導体、3次元ロジック回路、Siフォトニクス、フレキシブルエレクトロニクスなど幅広い応用が進みそうだ。

 エレクトロニクスのSoCや各種素子、部材をブロック玩具のように組み立てて作る時代が本格的に到来しそうだ。機能ごとに最適な半導体材料や素子を最適な製造プロセスで作製し、最後にそれらを組み立てることで、高性能なデバイスを低いコストで実現できるようになってきたからだ。Siなど同種の材料を用いた1チップ化にこだわることで生じていたさまざまな制約から解放される。

 この組み立て工程の主役となるのが、「常温接合」に代表される次世代貼り合わせ技術である。はんだや、高温高圧の印加といった素子に負荷が掛かる従来の接合技術に代わって、半導体同士を常温または低温で、半ば直接的に接合、または剥離する技術だ(「貼って剥がす技術、組み合わせが威力を発揮」参照)。

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