停滞していた微細化がEUVで再開する可能性が出てきたが、ひとたび始まったトランジスタ構造やSoC（System on Chip）の革新に向けた動きは鈍るどころかむしろ加速していきそうだ。

　トランジスタ構造やその材料については、2000年前後からさまざまな提案がなされてきた。現行のFinFETはもちろん、ナノワイヤーFETなどの構造も2000年初頭に提案されている。最近ではGaAsなどの化合物半導体FETも発表されていた。ただし、FinFET以外は、半導体メーカーの具体的なロードマップには載っておらず、コンセプト的な位置付けだった。

　2017年春以降になって、ファウンドリーが3nm～4nm世代のロードマップを発表する中で、トランジスタ構造革新の計画も具体化してきた。その中で、これまでのコンセプトとは異なる、新しい構造も提案され始めた。

電流の確保策が構造変化を牽引

　トランジスタ構造を大きく捉えれば、（1）平面から3次元へ、（2）ゲートによるチャネル制御性の強化、という2つの軸で進化しつつある（図A-1）。（1）の3次元化、つまり素子の背を高くすれば、トランジスタ1個当たりの占有面積を小さくできる。DRAMなどが既にたどった道である。

図A-1 トランジスタの大幅な設計変更で性能向上を維持
図A-1 トランジスタの大幅な設計変更で性能向上を維持
22nm世代以降3nm世代までのトランジスタの構造変更の流れを示した（a）。ただし、各構造には性能や実装上の課題があり、実装手法は多様化している。例えば、FinFETはFin数を増やす方向から、Fin高を伸ばす方向に進化した（b）。次のマルチナノワイヤーFETでは電流を確保するため、有効チャネル幅（Weff）が大きいナノシートFETがIBM社などによって提案されている（c）。（図：（a）はASML、（c）はIEDM、写真：（b）はIntel社、（c）はIBM社）
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　（2）については、これまでトランジスタの動作速度の理論値はゲート長（Lg）と、ゲート電圧の効き具合を示すサブスレッショルド係数（SS）で議論されることが多かったが、Lgの微細化が行き詰まっていることでSSの向上に脚光が当たっている。それがFinFETの導入にもつながったといえる。しかし、最近はSSの向上以上に、チャネル電流値の確保が重要になってきている。

　というのも、最近のトランジスタの動作性能は、理論値よりもむしろ、素子の寄生容量（Ceff）や寄生抵抗値（Reff）から決まる時定数ReffCeffに大きく左右されるからだ。トランジスタを小型化するほど一般にこの時定数は大きくなるため、動作周波数を維持、または向上させるには、チャネル電流をできるだけ高めることが重要になる。