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HOMEエレクトロニクス電子デバイスニュース・トレンド解説 > ソニーLSIデザイン、独自の工夫でICの電力20%減・面積6%減

ニュース・トレンド解説

ソニーLSIデザイン、独自の工夫でICの電力20%減・面積6%減

  • 小島 郁太郎
  • 2017/09/14 17:04
  • 1/3ページ

 ソニーLSIデザインは、ICのインプリメンテーション(バックエンド)設計における独自の工夫について、日本シノプシスのプライベートイベント「SNUG Japan 2017」(9月8日に東京で開催)で講演した。米Synopsys社のEDAツールを使う際に複数の工夫を施すことで、そのままツールを使う場合に比べてダイナミック消費電力を20%、チップ面積を6%削減できることを示した。

 今回の講演ではソニーLSIデザインから3名が登壇した。最初に登壇したのは長谷川 尚氏(第2LSI設計部門 バックエンドデザイン部 シニアスペシャリスト)である。同氏によれば、同社は製品企画から量産立ち上げまでIC開発の全工程を手掛けている。なおソニーグループの企業の中で、論理合成以降の全インプリメンテーション設計を担っているのは、同社だけである。また、同社が手掛ける製品の中で、主力はCMOSイメージセンサーだとした。

登壇した長谷川 尚氏(右端)。スクリーンはソニーLSIデザインのスライドで、設計工程別に主な独自の工夫を示している。
[画像のクリックで拡大表示]

 今回の講演では、インプリメンテーション設計の評価指標である、チップ面積と消費電力を軸にして、同社の独自の工夫を紹介した。チップ面積に関する工夫については同社の志岐 武宣氏(第2LSI設計部門 バックエンドデザイン部設計技術課)が、消費電力に関する工夫については同社の矢島 真希氏(同)がそれぞれ説明した。

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