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HOMEエレクトロニクス電子設計ITC(International Test Conference)2017 > Cadence、テストパターンを高圧縮しても配線混雑しない手法

ITC(International Test Conference)2017

Cadence、テストパターンを高圧縮しても配線混雑しない手法

  • 畠山 一実=群馬大学、EVALUTO、ITCアジア委員会委員
  • 2017/11/13 08:01
  • 1/1ページ
米国テキサス州フォートワースで開催の「ITC(International Test Conference)2017」(本会議:2017年10月31日~11月2日)のセッション10「DFT Architectures and Compression」において、米Cadence Design Systems社はテストパターン圧縮に関して講演した。この講演では、高圧縮率の実現のためのパターン展開回路及び圧縮回路に関する工夫が示された。

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