ベルギーSigasi社は、FPGAやASICの論理設計者に向けたHDLエディター「Sigasi Studio」をバージョン3.5に更改した（ニュースリリース）。これまでは基本的にVHDL向けだったが、今回、SystemVerilogに対応することになった。
54th Design Automation Conference（DAC 2017、6月18日～22日、米国テキサス州Austin）の展示会（展示会は6月19日～21日の開催）の同社ブースで、Hendrik Eeckhaut氏（Co-founder and CTO）とBob Seghers氏（General Manager）に話を聞いた。同社は、最初の製品「Sigasi HDT」（後に製品名は「Sigasi Studio」になった）のベータ版を2009年に、製品版を2010年に出荷を始めた（関連記事：リファクタリング機能が付いたVHDLエディタ，ベルギーSigasiが製品版を提供開始）。Sigasi Studioはソフトウエア開発のオープンなIDEである「Eclipse」と、Eclipse向けのプラグインからなる（プラグインだけの販売も行う）。
同社によれば、Sigasi Studioの販売は好調で、仏Thales Group、オランダASML、スイスABB Group、オランダNXP Semiconductors社など、名だたる企業がユーザーになっている。ユーザー数やシート数は明かさなかったが、「顧客満足度は高い。一度使うと、ずっと使い続けるツールだ」（Seghers氏）と自信を示した。Sigasi Studioはこれまでは基本的にVHDL向けだったが、バージョン3.5からSystemVerilogをサポートするようになった。「日本ではVHDLユーザーが少なくSigasi Studioはあまり普及しなかった。SystemVerilogのサポートによって、日本のユーザーを獲得したい」（Eeckhaut氏）。
