壇上で座っているのがユーザー講演者で、左から疋田 真大氏、Heungchul Oh氏、奥村淳之氏、Andreas Küsel氏 日経エレクトロニクスが撮影。
[画像のクリックで拡大表示]
図1●大規模階層設計への適用例 ソシオネクストのスライド。
[画像のクリックで拡大表示]
東芝、ソシオネクスト、独Infineon Technologies社、韓国Samsung Electronics社が、米Synopsys社の配置配線設計ツール（EDAソフトウエア）「IC Compiler II」（日経テクノロジーオンライン関連記事1）のユーザーとしてそれぞれ講演した。これらの講演はSynopsysのプライベートイベント「DAC 2016 IC Compiler II Luncheon」（2016年6月6日にDAC 2016と同じオースチンで開催）で行われた（写真）。
最初に登壇したのは、ソシオネクストの疋田 真大氏（SoC設計統括部 マネージャー）である。同氏は、大規模階層設計、低消費電力小面積設計、高速設計のそれぞれにIC Compiler IIを適用した効果を語った。
扱える規模が4倍以上に
大規模階層設計ではまず、50M（5000万）インスタンスで16ブロックからなる28nm SoCへの適用例を紹介した（図1）。それまで使っていたツールでは扱えるブロックの規模は120万インスタンスだったが、IC Compiler IIでは500万になった。また、扱えるMCMM（Multi -Corner Multi-Mode）シナリオ数は2倍になり、タイミングECOの繰り返し数が減った。
同じく大規模階層設計では、20M（2000万）インスタンスで11ブロックからなる40nm SoCへの適用例も紹介した。このチップに関してはフロアプラニングの効果を示した。すなわち、実行時間は1/15に短縮し、必要なメモリー容量を1/4削減した。
