「他社の10nm世代よりも1世代先を行く技術」。Intel社のCorporate Vice President, Technology and Manufacturing Group Co-Director, Logic Technology Developmentを務めるKaizad Mistry氏は、米サンフランシスコで開いた「Intel Technology and Manufacturing Day」で、自社の10nm世代のプロセス技術をこう表現した。その根拠は、同社の推定によれば、他社の10nm世代の製造プロセスと比べて2倍以上高いトランジスタ密度を実現できることである（関連記事）。
図1 Intel社のKaizad Mistry氏
[画像のクリックで拡大表示]
同氏は、10nm世代の実現技術を細かく説明した（同氏のプレゼン資料）。まず、業界初というSelf-Aligned Quad Patterning技術を使って、メタル配線やフィンのピッチを14nm世代と比べて縮小する（図2）。14nm世代に使っているSADP (self-aligned double patterning) が最初に形成したパターンの半分のピッチを実現できるのに対して、Self-Aligned Quad Patterningでは1/4のピッチを実現できるという。
図2 Self-Aligned Quad Patterningで縮小
（画像：Intel社）
[画像のクリックで拡大表示]
