「ISSCC 2016」（2016年1月31日～2月4日、米国サンフランシスコ）のセッション8「Low-Power Digital Circuits」では、今回のISSCCのテーマである「Silicon Systems for The Internet of Everything」を実現する8つのデジタル回路技術が報告された。約400名の聴衆を集めて活発な議論が行われた。

　まず仏CEA-LETI MINATECが、2チップを3次元積層したNoC（Network-on-Chip）に関して発表した（論文番号8.1）。近年、モバイル機器向けICを代表にマルチコア実装が一般的になってきた。1つのダイ上でのコア数を増やすだけでなく、3次元積層によりコア数を増やすことで、性能向上と同時にエネルギー効率を高めることができる。この発表では、4×4構成のNoCを2個積層して1980個（うち電源が1292個）のTSVで接続することにより、4×4×2個分の機能を実現している。3次元接続部分の性能は326Mビット/秒、0.66pJ/ビット（うちI/Oセルは0.32pJ/ビット）を実現した。ESD対策やテスト容易化の回路を組み込んでおり、実用的なレベルに仕上がっていると考えられる。

　韓国Samsung Electronics社は、スマートカード製品の秘密鍵生成に用いるPUF（Physically Unclonable Function）回路を発表した（論文番号8.7）。PUF回路は数年前からISSCCなどで発表が続いており、近年のセキュリティー技術の潮流の1つとなっている。この発表で提案するPUFセルは、2入力NAND回路のVthばらつきをランダムソースとする。エラー訂正前のBER（Bit Error Rate）は、0.1～1.69%と、従来方式よりも低いとする。

　ただしそのままでは実用レベルに達しないため、不安定セルのスクリーニングやエラー訂正回路、5ビットの多数決回路を用いて、最終的に24ビット鍵のエラーレートを2.01×10－38まで低減した。従来報告されているエラーレートよりも圧倒的に低いが、手厚くエラー訂正をかけるために面積オーバーヘッドが大きいと思われる。今回の発表によりBERについては実用上ほぼ問題無い数字が提示されたため、今後のPUF回路の議論としてはBERだけでなく生成ビット数、生成スピード、消費エネルギー、面積等を同時に議論する方向に向かうであろう。