「2017年度版実装技術ロードマップ」を3回にわたって紹介する連載。第2回目は、電子デバイスパッケージ技術の将来像を展望する上でのキーポイントを解説する。
電子デバイスパッケージの将来像
電子デバイスパッケージの中心は、現在は半導体パッケージである。しかし、将来想定される電子機器セットで中心的な役割を果たすデバイスは半導体とは限らない。そこで、我々のロードマップでは、これまで「半導体パッケージ」としていた名称を「電子デバイスパッケージ」と変更した。
従来の半導体パッケージは、多端子化と小型化・薄型化の要求に基づいてラインアップ化された。さらに、より低コストのパッケージへの移行と、既存パッケージのラインアップの整理統合が進んできた（図1）。
小さなデバイス用には小型高密度で高速対応、低コスト化が可能なQFN（Quad Flat No-lead package）やWL-CSP（Wafer Level-Chip Size Package）の普及が進んでいる。WL-CSPは100端子前後の高密度実装が必要な領域で使われる。さらにWL-CSPは、FO-WLP（Fan-Out Wafer Level Package）として、より多端子で大型の領域に拡大しつつある。チップサイズ、端子数や端子ピッチの条件におけるWL-CSPの適用範囲の状況を図2に示す。
今後のIoT、ウエアラブル市場では、超小型専用チップ、少端子FPGA、センサーなどが多用され、小型、薄型、低コストの特長が発揮できるWL-CSPの利用が急速に拡大する。その技術として、ウエハーレベルパッケージ（WLP）やパネルレベルパッケージ（PLP）が有望と考える。WLPに関し、ウエハーサイズで生産されているFO-WLPと、パネルサイズで生産される部品内蔵基板の比較を図3に示す。
ウエハープロセスを用いたFO-WLPは、直径300mmが最大だが、微細な再配線層形成が可能である。一方、ビルドアップ基板プロセスを用いたファンアウトパッケージ（Fan-out Package）は、基板サイズがウエハーに比べて大きくWLPの取り数が多いが、再配線層がウエハーレベルほど微細ではない。また、基板サイズがメーカーにより異なる。さらに、基板の伸び縮みや反り、うねりのために、ウエハーレベルほどの高歩留まり、高精度化が困難である。今後、この両者の利点を生かせるような、例えばガラス基板などを用いたファンアウトパッケージの低コスト化が期待される。
