半導体パッケージの技術革新に電機業界の注目が集まっている。注目の的は「FOWLP」技術。モバイル端末用のRF ICやレーダーなどに使われているが、今後用途が急速に広がり、パッケージのデファクトスタンダードになる可能性が出てきた。日経BP社は「電機業界を揺るがすパッケージ革命」と題したセミナーを、技術者塾として2016年7月28日に開催する（詳細はこちら）。本講座で講師を務めるSBRテクノロジー 代表取締役社長の西尾俊彦氏に、FOWLP技術のインパクトなどについて聞いた。（聞き手は、日経BP社 電子・機械局 教育事業部）
――半導体パッケージの技術革新に対する関心が高まっています。
「5G」時代の到来によって、モバイル通信のデータ速度はLTEの50倍以上になり、データ・センター・サーバーの性能は5倍以上、基幹のEthernetネットワークの速度は4倍の高速化が求められます。モバイル端末でもメモリーのバンド幅を4倍以上に上げる必要があり、それを実現可能にするパッケージとしてFOWLP（Fan Out Wafer Level Package）に注目が集まっています。
半導体チップをそのままのサイズで、電気特性も最大の状態でマザーボードに搭載できるのが、WLP（Wafer Level Package）というパッケージです。これは、チップの最外層にRDL（Re-Distribution Layer）という配線層を形成したものです。しかし、チップサイズではマザーボードに接続するための端子の数を十分に確保できません。そこで、一般には端子数を確保できるサイズまでパッケージを拡大し、チップサイズを大きくしています。これをファンアウトと呼びます。
アプリケーションプロセッサーなどでは、3層から6層のプリント基板（サブストレート）にダイを搭載し、フリップチップと呼ばれるダイとサブストレートをはんだなどで接続する方法が一般的です。
FOWLPは、このサブストレートと呼ばれるファンアウト部分をなくし、WLPを樹脂により必要なサイズまで拡大したうえで、WLPと同じファンアウトを行う概念のパッケージです。ダイ性能の損失を最小限に抑えたパッケージになります。
さらに、サブストレートの厚み分相当がなくなるため、パッケージを薄くできます。加えて、ファンアウトをRDLで行うことで、設計ルールをより高密度にできるようになります。この結果、PoP（Package on Package）などの3D構造でメモリーと接続する際のメモリーバンド幅の増加について将来的にも対応できるなど、高性能化に対しても多くのメリット持つ理想的なパッケージです。
――FOWLPは今後デファクトスタンダードになるのでしょうか。
FOWLPの適用分野は、IoTのセンサーから、モバイル端末のアプリケーションプロセッサー、さらにはネットワークやサーバー用途の高性能ICにも適用可能です。その意味で、それぞれの分野で将来性の高いパッケージであることは間違いありません。高性能かつサイズや厚みを最小限にできることから、既に多くのアプリケーションへの適用が始まってます。自動運転に欠かせない77GHzのレーダー、パワーマネージメントIC、モバイル端末のアプリケーションプロセッサー、高性能FPGAなどです。従って、デファクトスタンダードになる可能性は高いと思います。
