3ステージ構成で高速動作
ただし、この工夫だけでは、240fpsの12ビットA-D変換回路の実現は困難だった。そこでパイプライン動作も導入した。実は、ISCC2012で発表したCMOSイメージセンサーの12ビットA-D変換回路にも、パイプライン動作を採用していた。そのときは、4ビットのサイクリック型と、8ビットのサイクリック型の2ステージ構成だった。
今回は、さらなる高速化を図るべく3ステージを導入した（図3）。3ビットのサイクリック型と6ビットのサイクリック型、3ビットのSAR型のA-D変換回路による構成だ注2）。「最後がSAR型なのは、低消費電力化を狙ったため」（川人氏）。この結果、0.92μsと極めて短い変換時間を達成し、240fps対応の12ビットA-D変換回路を実現した。
図3 3ステージ構成を採用
3ビットのサイクリック型A-D変換回路と6ビットのサイクリック型A-D変換回路、逐次比較（SAR）型A-D変換回路による3ステージ構成を採用した。これらをパイプライン動作させることで、0.92μsと短い変換時間を達成した。サイクリック型A-D変換回路はシングルエンド構成で、1個のアンプと2個のキャパシターからなる（C1aとC1bは分割しているが、ここでは1個と数えた）。3個のアンプを使わないため、面積が小さく、消費電力が低い。
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注2) 今回採用した3ビットの逐次比較（SAR）型A-D変換回路には、基準電圧源を利用してキャパシターを1個削減する工夫が盛り込まれている。これは、共同研究者であるNHK放送技術研究所のアイデアだ。
ただし、3ステージ構成にしたため、思わぬ課題に遭遇した。同時スイッチング動作などが理由で、ステージ間で雑音干渉が発生するという課題だ。干渉が発生すると、画像にライン状のパターンが乗ってしまう。CMOSイメージセンサーとしては致命的な問題である。今回は、各ステージの動作を少しずつずらすことで解決した。「干渉をなくすことはかなり難しい。詳細は明らかにできないが、この対応技術が競合他社との差異化点になる」（同氏）という。
参考文献
1）T. Arai, T. Yasue, K. Kitamura, H. Shimamoto,T. Kosugi, Sungwook Jun, S. Aoyama, Ming-Chieh Hsu, Y.Yamashita, H. Sumi and S. Kawahito, “A 1.1 μ m 33Mpixel240fps 3D-Stacked CMOS Image Sensor with 3-StageCyclic-Based Analog-Digital Converters,” IEEE InternationalSolid-State Circuits Conference 2016 (ISSCC 2016),pp.126-128, Feb. 2016.
1）T. Arai, T. Yasue, K. Kitamura, H. Shimamoto,T. Kosugi, Sungwook Jun, S. Aoyama, Ming-Chieh Hsu, Y.Yamashita, H. Sumi and S. Kawahito, “A 1.1 μ m 33Mpixel240fps 3D-Stacked CMOS Image Sensor with 3-StageCyclic-Based Analog-Digital Converters,” IEEE InternationalSolid-State Circuits Conference 2016 (ISSCC 2016),pp.126-128, Feb. 2016.
