ディー・エフ・エムと読み，LSIの製造技術に起因するさまざまな問題を設計段階で考慮して解決を図る技術を言う。
半導体製造プロセスの微細化によって露光やCMP（chemical-mechanical polishing）といった製造の各工程におけるバラつきが顕在化してきた。こうしたバラつきによって，トランジスタや配線の特性が変動するケースや，変動量が大きくなる場合が増えている。これに伴い，設計段階で製造に起因した問題を解消しようという動きが本格化してきた（図1）。これらの問題の中で特に重要なのが，（1)塵による不良の発生，（2）露光工程でのプリンタビリティ（設計通りのパターンをSi上に作れるか），（3）CMPの平坦性（ウエーハを均一に削れるか）である。
【図1 先端LSI設計で考慮すべき項目】下の4行がDFMに関係する。出典は米Cadence Design Systems, Inc.。 （画像のクリックで拡大）
（1）の塵による不良は，ランダムに発生することが多い。この不良は，設計レイアウトのクリチカル・エリア（critical area）の大きさと製造ラインの塵のレベルによって決まる。クリチカル・エリアが少ない設計をすることで，不良の発生を抑えられる。これを「CAアウェア設計」と呼ぶ。
（2）の露光や(3）のCMPの問題で発生する不良は，レイアウト形状に依存しているため，システマティック不良と呼ばれる。システマティックな不良は，露光やCMPの変動に対する耐性の高いレイアウト設計を行うことで，発生を抑えることができる。露光の変動やCMPの変動を考慮した設計手法を，それぞれ「露光アウェア設計」，「CMPアウェア設計」と呼ぶ。
ルール・ベースからモデル・ベースへ
上述したCAアウェア設計や露光アウェア設計，CMPアウェア設計を実施するための技術がDFMで，ルール・ベースの手法とモデル・ベースの手法がある（図2）。ルール・ベースのDFMは，従来のDRC（design rule checking）ベースの設計手法と基本的に同じと言える。ただしDRCのルールが「必ず守る（restricted rule）」必要があったのに対して，DFMのルールは「守った方が良い」という「推奨ルール（recommended rule）」である。
【図2 ルールと検証手法の違い】出典は米Cadence Design Systems, Inc.。 （画像のクリックで拡大）
ルール・ベース手法は，従来のDRCツールの資産が使えるなどのメリットがある。半面，微細化が進むとルールが増えて，ルール間の衝突が起こる率が高まり，最適な設計が難しくなってしまう。
この問題の解決を狙ったのが，モデル・ベース（シミュレーション・ベース）のDFM手法である。シミュレーションによって，露光やCMPなどの製造工程で発生する現象をコンピュータ上で再現して，その結果を設計や検証に反映させる。
モデル・ベース手法の例が，露光のホット・スポット（問題になりそうな個所）の検証である。65nmのプロセス世代から広く使用されるようになった。微細化が進んで，露光装置の露光波長を下回る長さのパターンが増えたためである。こうなると，光の近接効果（optical proximity effect：OPE）によってSi上のパターン（コンター，contour）が変形する（図3）。
【図3 露光によるレイアウト・パターンの変形例】出典：米Cadence Design Systems, Inc.。 （画像のクリックで拡大）
露光によるバラつきを低減
OPEを製造前に補正する技術をOPC（optical proximity correction：光近接補正）と呼ぶ（図4）。例えば，OPEでSi上のパターンが細くなる恐れのあるときには，パターン幅をあらかじめ太くするOPCが適用される。かつてOPCは，ルール・ベースで運用されていた。0.13μmのころからモデル・ベースでの運用が始まり，45nm以下では物理モデルを使うことで，高い精度を確保するようになった。
【図4 OPC（optical proximity correction）技術の遷移】出典は米Cadence Design Systems, Inc.。 （画像のクリックで拡大）
モデル・ベースのOPCを実施した場合，OPC処理後のレイアウト・パターンは通常のDRCツールではチェックできない。このため，同パターンを入力とする露光シミュレーションを実施し，コンターを得て，そのコンターに対してDRCを実施する。この検証をLRC（litho rule check）やOPC検証と呼ぶ（図5）。
【図5 露光のDFM処理フローの遷移】出典は米Cadence Design Systems, Inc.。 （画像のクリックで拡大）
LRCで問題が見つかると，OPCを再度実行する必要がある。従来，OPCやLRCは製造側で実施していたが（図5（b）），微細化につれてOPEの影響が大きくなったことで，設計段階でもOPCやLRCを実行しようという機運が高まってきた。これが露光アウェア設計である。LRCをレイアウト設計段階で実行して，露光ホット・スポットの無いレイアウト・パターンの作成を狙う（図5（c））。
またLRCで得たコンターは，電気的な検証工程にも寄与する。例えばコンターから寄生パラメータを抽出し，それをベースにタイミング検証する。これで検証精度の向上が期待できる。
65nm世代のプロセスのチップでは，ゲート長が3nmずれると，リーク電流が2倍に増えて，トランジスタのスイッチング速度が20％遅くなった，という報告がある。コンターをベースに電気的な検証や解析を実行して，設計段階でこうした問題を洗い出すことができる。このように物理事象を電気特性の検証解析に用いることを「エレクトリカルDFM」と呼ぶ。
均一に削れるように
CMP工程では，研磨パッドや研磨剤（スラリー）を使って，加工中のウエーハの配線パターンを削って平坦化する。この際，パターンの粗密やパターンの幅，パターン間の距離によって，研磨量に差が出てしまう。例えば，周囲の絶縁膜表面以下まで過剰に削られてしまうことを，「エロージョン」や「ディッシング」と呼ぶ。
また，下層の凹凸の影響が上層に影響し，「プーリング」と呼ばれる不良を発生する（図6）。下層の配線層の影響で上層の配線層に“くぼ地”が発生し，配線材料（Cu）が除去しきれずに（プーリング），配線間にショート不良が発生する。
【図6 CMPの不具合で発生した配線ショートの例】n層の影響によりn+１層が凹み，n層の金属が研磨しきれずにショートが発生した。出典は米Cadence Design Systems, Inc.。 （画像のクリックで拡大）
CMPの対策もかつては製造側が担当していた。最近は，露光のOPCと同様に設計サイドでの対応が重要になっている。これがCMPアウェア設計である。CMP工程の後で，配線の厚みにバラつきが出る。このバラつきにより，タイミングなどの電気特性に影響を及ぼす場合がある。CMP工程においても露光工程と同様にCMPシミュレーションで得た配線（Cu）の厚みを電気特性の検証解析に用いることが必要になってきた。 CMPシミュレーションで，CMPホット・スポット（ディッシングやプーリングなどにより，物理的なパターン・ショートや断線不良が起こりそうな場所，または配線の厚みバラつきによって発生する電気特性不良）を予測し，「メタル・フィル」などの対策を打つ。メタル・フィルとは，Siの空き地にダミー・パターンを設けることで，パターンの粗密などを改善する技術である。
塵対策も設計サイドに
半導体は塵の少ないクリーン・ルームで製造されるものの，完全に塵を取り除くことはできない。このため，塵がウエーハに付着してショート不良やオープン不良が発生する（図7）。こうした不良が発生しやすいチップ上の場所をクリチカル・エリアと呼ぶ。
【図7 塵（チリ）による不良とクリチカル・エリア】出典は米Cadence Design Systems, Inc.。 （画像のクリックで拡大）
塵による不良の対策も，従来は製造側の仕事だった。主に塵を減らす，すなわちクリーン・ルームの清浄度を上げることで対応していた。この塵による不良対策を設計時に実施するのが，CAアウェア設計である。
例えば，パターンの間隔を広げることで，塵によるショート不良を防ぎやすくなる。パターンの間隔を広げることを「ワイヤ・スプレッディング」，また幅を広げることを「ワイヤ・ワイドニング」と言う。ビアに関しては，二重化したり（ダブル・ビア），冗長なビア設けることで，CAアウェアな設計が可能になる。
