半導体製造技術の微細化によってLSIの大規模化や高速化が進んでいる。今や一つのチップに搭載できる素子数は数億個以上に達する。その結果，システム（機器）のコンパクト化や高機能化，低コスト化が進展した。一方で，大規模・高速化の副作用として，LSIの消費電力が増大する問題が顕在化してきた。
LSIの恩恵を享受する上で，消費電力増大という課題の解決は避けては通れない。このため，「低消費電力設計」技術が，LSIの開発において非常に重要になっている。一口に消費電力と言っても，実際のLSIではさまざまな種類の電力消費が起こっている。以下では，各種の消費電力のメカニズムと，それらを低減するための低消費電力設計手法について解説する。
複数の要素からなる
LSIの消費電力Pは，一般に（1）式で表すことができる。
P=Il・Vdd＋C・ΔV・Vdd・（α/2）・F＋Q・Vdd・α・F(1）
ここで，Ilはリーク電流，Vddは電源電圧，Cは負荷容量，αは動作率，Fは動作周波数，Qは貫通電流による電荷である。（1）式の右辺第1項（Il・Vdd）はトランジスタのリークによる消費電力，同第2項（C・ΔV・Vdd・（α/2）・F）はトランジスタのスイッチングによる消費電力，同第3項（Q・Vdd・α・F）はトランジスタの貫通電流による消費電力である。
つまり，右辺第1項はLSIの待機時消費電力であり，同第2項と同第3項はLSIの動作時消費電力である。それぞれの消費電力要素に対して，それを低減するための設計手法を適用することで，LSI全体の低消費電力化が実現できる（図1）。
【図1 低消費電力化技術と効果】出典はルネサス テクノロジ。 （画像のクリックで拡大）
待機時消費電力を下げる
まず，待機時の消費電力に着目する。待機時消費電力に関連するリーク電流Ilの主な要素としては，次の二つがある。一つは「サブスレッショルド電流Il1」で，トランジスタ・オフ時にソース・ドレイン間に流れる。もう一つは「ゲート・リーク電流Il2」で，ゲートから基板方向に垂直に突き抜ける電流である。
前者のサブスレッショルド電流Il1は，ID-VG特性に依存する。ここで，IDはトランジスタのドレイン電流，VGはゲート電圧である。また，Il1は温度依存が大きく，高温では常温と比較して１ケタ以上も大きな値となる。
一方，後者のゲート・リーク電流Il2は，微細化でゲート酸化膜厚が2nm以下になった90nm世代以降のプロセスで顕著化してきた。ゲート－基板間の電位差VGとゲート面積SGの増加に応じて，Il2の値は大きくなる。また，ゲート酸化膜厚toxが薄いほど，Il2は増えていく。
サブスレッショルド低減に2手法
次に，サブスレッショルド電流Il1とゲート・リーク電流Il2それぞれに対する低消費電力設計手法を説明する。まず，サブスレッショルド電流Il1である。
トランジスタのしきい値電圧をいVthとすると，Il1はVGがVthよりも低いサブスレッショルド領域ではVG-Vthが指数関数の関係となる。このため，例えばVGとVthの差分が100mV変動すれば，IDは一ケタ変わる。つまり，Vthを少しでも高くすることで，IDを著しく減少させることができる。一方，Vthを上げることはトランジスタ性能の劣化につながることから，注意が必要である。このことから，サブスレッショルド電流Il1の低減には，以下に示す二つの手法，すなわち「マルチVth手法」と「基板バイアス手法」が考えられる。
前者の「マルチVth手法」では，速度性能に影響のない部分のみを高Vth化する。具体的には，設計時に指定したトランジスタに対して，工場でのプロセス段階でイオン打ち込み量を変えて複数種類のVthのトランジスタを作り込む。
「マルチVth手法」をロジック回路に適応する際には，速度クリチカルなパスを優先的に低Vth化し，必要最小限の低いVthトランジスタでタイミングを満足させる。また，メモリーに適用の際には，メモリー動作の安定化のためにアレイ部に高Vthトランジスタを用い，周辺回路は低Vthトランジスタを用いる。このようにして，Il1が大きな低いVthトランジスタの使用を最小限に留めることがポイントである。
サブスレッショルド電流Il1の低減化に向けた二つ目の手法の「基板バイアス法」では，動作状態に応じてVthを可変させる。例えば，速度性能が不要な動作停止時は高Vth化してIl1を削減する。これを可能にするためには，トランジスタのソースと基板を分離して，ソース電位に対して基板電位を可変に出来る構造を作る。
この構造によって，例えば，nチャネル・トランジスタでは基板電位をソース電位以下にすれば，バック・ゲート・バイアスVBGを印加できるようになる。「VBGが大きいほどVthが高くなる」という特性を利用して，動作時は通常の低Vthで動作させる。動作停止時にはVBGを印加して高Vth化し，Il1を低減させる。
ゲート・リーク電流を抑える
次に，ゲート・リーク電流Il2を考察する。Il2はゲート酸化膜厚toxが2nm以下，つまり，シリコン分子5～6個分の薄さになることで，酸化膜を通過して漏れ出した電流である。Il2は，tox，VG，チャネル長L×チャネル幅Wで決まるゲート面積SGに依存している。ゲート面積の変更以外の方法では，toxの厚膜化とVGの低電圧化が考えられる。しかし，いずれの方法もトランジスタ性能の低下を引き起こす。
そこで，ゲート・リーク電流Il2を低減するためには，以下の3手法が採られている。第１の手法は「マルチオキサイド」と呼ばれる。速度性能に影響のないトランジスタのみを厚膜化する。
具体的には，設計時に指定したトランジスタに対して，工場でのプロセス段階でゲート酸化膜の形成条件を変えて，複数種類のゲート酸化膜厚トランジスタを作る。低速動作の機能ブロックやメモリー・アレイ部に厚膜トランジスタが用いられることが多い。
ゲート・リーク電流Il2を削減する第2の手法では，速度性能が必要ない動作停止時にVGを低電圧化する。そのためには制御対象ブロックの電源を分離して，異なる電位供給が可能な構成にする必要がある。具体的には，動作停止を示すスリープ信号のアサートにより，制御ブロックのVGを低電圧化させる。この手法は，簡易的な低電力化手法として使うことが多い。
第3の手法は「電源遮断」と呼ぶ。動作停止時に電源を完全に遮断してしまう。制御対象ブロックの電源分離に加えて，遮断するためのスイッチを設ける必要がある。動作停止を示すスリープ信号のアサートにより，供給電源を切断すると共に，電源切断ブロックからの出力信号の不定伝播を防ぐために出力信号を固定する。また，消失すると困るデータがある場合には，そのデータを遮断前に退避させ，復帰時に復元させる機構が必要となる。
動作時消費電力を低減する
次に，動作時消費電力の低減について考察する。動作時消費電力は，(1)式の右辺第2項と第3項の和で表される。ただし第2項は第3項よりもかなり大きいため，動作時の低電力化では，第2項の削減が重要である。その右辺第2項は，負荷容量C，振幅電位幅ΔV（通常はVddである），電源電圧Vdd，１クロック当りの変化回数αの半分，および動作周波数Fの積で求まる。つまり，これら五つのパラメータそれぞれを小さくすることで第2項の低減が可能である。
この考え方に従って，動作時電力の低電力化設計向けに，以下の五つの手法を紹介する。
一つ目の手法では，トランジスタの負荷容量Cを小さくする。具体的には，チップ面積を小さくしたり，低速ブロックや，速度性能が不用な回路のトランジスタ・サイズを小さくする。
二つ目の手法では，信号の振幅電位幅ΔVを小さくする。信号振幅による消費電力は長距離配線で顕著であることから，大容量のメモリーのビット線やワード線の小振幅化や，長距離バス配線の小振幅化を図る。
三つ目の手法は，電源電圧Vddを下げる。しかしVddをむやみに下げると，回路の遅延が大きくなったり，誤動作を起こす恐れがある。このため動作状態を観察して，状態に応じて電圧を可変制御する場合が多い。この手法は「dynamic voltage scaling, DVS」と呼ばれている。
四つ目の手法は，動作率αを下げる。例えば，動作率を決めているクロックを必要な時だけ供給し，それ以外は停止させる「ゲーテド・クロック」がある。また，電力消費の大きいバス振幅の履歴を見て，バスの変化回数を抑制する「バス・エンコード」という手段も考えられている。
五つ目の手法は，動作周波数Fを下げる。ただし，Fをむやみに下げると，処理時間が延びて，規定の時間内に処理が終了しない恐れがある。そこで，動作状態に応じて，周波数を可変に制御する。この手法は「dynamic frequency scaling, DFS」と呼ばれる。
また，ブロックごとに最適なクロックを生成して供給する「マルチ・クロック」もある。DFSは電源を可変制御するDVSと合せて実施されるケースがあり，これを「dynamic voltage and frequency scaling, DVFS」と呼んでいる。
