BISTはbuilt-in self testの略で，テスト容易化設計（DFT：design for testability）技術の一つである。BISTでは，LSIテスターの機能の一部をLSIチップ内に組み込む。具体的には，「テスト・パターンを発生する回路」と，「テスト結果と期待値を照合する回路」をLSIに集積する。
メモリーに対するBISTを「メモリーBIST」，論理回路に対するBISTを「ロジックBIST」と呼ぶ。メモリー，ロジックの他にも，PLLなどのアナログ回路に対するBISTや，SerDesなどの高速I/O回路に対するBISTも考案されている。
テスト・コストを削減
BISTの利点は，まず第1に，テスト・コスト削減である。BIST回路がテスト・パターンを発生するため，テスト・パターンのほとんどをLSIテスターに持たせる必要が無い。このため，テスターのメモリーへの投資を削減できる。また，BIST実現に必要なLSI外部端子数は少ないので，多数個の並列テストが可能になり，LSIテスターの所要台数を削減可能である。
テスト・コスト削減以外のBISTの利点として，実動作速度でテストできることを挙げられる。これで高品質なテストが可能になる。また，外部に膨大なテスト・パターンを用意しなくて済むことから，ボード・レベルでのテスト，システム・レベルでのテスト，フィールド・テストでの利便性が高いことなどある。
半面，課題もある。BISTを導入すると，故障診断（故障個所の特定）が難しくなるためだ。BISTを使ったテストの結果は，LSI外部では合否しか見えない。テスト対象回路の応答を直接見ることができないため，故障診断に必要な情報を十分に得ることが出来ない。そこで，BIST回路に故障診断機能を加えたり，故障診断用に回路の応答をLSI外部に出力したりする試みがある。
以下では，メモリーBIST，ロジックBIST，その他の回路を対象にしたBISTを見ていく。
メモリーBIST，最も使うDFT
メモリーは規則的な物理構造で，テスト・パターンも規則性が高い。このため，論理回路でテスト・パターンを生成するというBIST技術との相性が良い。実際，メモリーBISTは最も広く使われているDFT技術といっても過言ではない。また，近年のSoC（system on a chip）では，チップ面積に占めるメモリーの割合が高まっており，メモリーのテスト品質がLSIの品質を左右するため，最も重要なDFTと考えられている。
適用にはコストの検討が必須
LSIにメモリーBISTを適用する際には，品質とコストのトレードオフを検討する必要がある。メモリー・テストの品質を高めるためには，実速度でテストすると共に，テスト・パターンの種類を増やしたり，複雑なテスト・パターンを使ったりする。
ただし，新たなパターンを生成可能な機能を追加するとメモリーBIST回路の面積は増加し，追加したテスト・パターンによってテスト時間も増加し，テスト・コストが上昇することになる。従って必要なテスト品質と，それに必要コストのトレードオフの検討が欠かせない。
メモリーBIST回路による面積増加を抑えるには，BIST回路の共有化などがある。またテスト時間の対策としては，同時にテストを実行するメモリー・インスタンス数を増やすことなどがある。
役割を広げるメモリーBIST
最近，メモリーBISTを，本来の目的である「メモリー・テスト」以外にも広げる動きが活発になっている。その一つが，不良メモリーの救済である。半導体製造プロセスの微細化に伴い，集積度の高いメモリー・ブロックで不良の割合が高まってきており，それを含むLSIの歩留まりが下がってしまう。
その対策として，冗長な領域を持たせたメモリー・ブロックを使う。製造不良が発生した場合に，故障領域を冗長領域に置き換えることでメモリーを良品化してLSIを救済する。この不良の救済に必要な機能である「built-in redundancy allocation（BIRA）」をBISTに加える試みが増えている。BIRAは，メモリーの故障位置の特定と救済可否の判断を実行する。
さらに，メモリーBISTの進化形の一つとして「プログラマブル・メモリーBIST」を挙げられる。通常のメモリーBISTでは，あらかじめ作り込んであるテスト・パターンしか発生できないのに対して，プログラマブル・メモリーBISTではLSI製造後であっても新たなテスト・パターンをプログラミングしてテストに使うことが可能である。
ロジックBIST，未知の故障に強い
次に，ロジックBISTについて説明する。現在実用化したロジックBISTはスキャン・テストを基にしており，テスト・パターンには擬似ランダム・パターンを使用する。擬似ランダム・パターンを発生する回路はPRPG（pseudo random pattern Generator）と呼ばれ，実際にはLFSR（liner feedback shift register）がよく使われる。
ロジックBISTでは，スキャン・チェーンからシフト・アウトしたテスト結果を論理圧縮する。この圧縮結果をテスト結果として期待値と照合し，合否判定を行う。この圧縮したテスト結果は「signature」と呼ばれる。なおテスト結果の圧縮（signatureの生成）には，圧縮による故障見逃しの危険が少ない，MISR（multiple input signature register）が使われることが多い。
2000年頃には，増加の一途をたどっていたスキャン・テストのテスト・コスト削減の解としてロジックBISTは注目されていた。しかし，圧縮パターン・テストの出現により，ロジックBISTへの移行は鈍った。これは，圧縮パターン・テストが必要十分なテスト・コスト削減能力を備えていること，スキャン・テストと同等の設計制約で適用できること，などの理由が考えられる。
一方でロジックBISTは，未知の故障モードに強いと言われている。例えば，ATPG（automatic test pattern generator）は，ある故障モデルを基に回路中に故障を想定し，その想定した故障を狙い撃ちするパターンをコンパクトに作ることに長けている。半面，ATPGの生成したパターンはコンパクトであるがゆえ，別の故障モデルや，まだ故障モデルが存在しない未知の故障の検出能力は高くない。
LSI製造プロセスの微細化に伴い，既存の故障モデルでは表現できない未知の故障モードが顕在化する可能性がある。ロジックBISTは，擬似ランダム・パターンを大量に使用するので，未知の故障モードの製造不良を検出できる可能性が高いと考えられている。
故障検出率確保や設計制約が課題
ロジックBISTの課題としては，故障検出率がある。例えば，ATPGであれば容易にテスト・パターンを生成可能な回路であっても，擬似ランダム・パターンではテスト困難な場合がある。このような回路構成が存在する場合，ロジックBISTではパターン数に対する故障検出率の向上が鈍くなる。単純にテスト・パターン数を増やすことも考えられるが，それではテスト時間が長くなってしまう。対策としては，ランダム・パターンでのテスト容易性を高めるためにテスト・ポイントを使用する場合が多い。
ロジックBISTの他の課題として，設計制約がある。スキャン・テストの設計制約を満たすことに加え，ロジックBIST特有の設計制約を満たさなければならない。例えば，テスト結果を論理圧縮してから期待値照合するために，テスト結果の中に論理不定があってはならない。過去の設計資産を流用する場合や，論理設計者からの協力が得られない場合には，非常に厄介な作業になる。
アナログ回路向けのBISTも
上述したメモリーや論理回路向け以外のBISTも考案されている。例えば，PLL（phase locked loop）などのアナログ回路向けのBISTである。ただし，アナログ特性はディジタル回路のBISTでは直接確認できないため，テスト結果をディジタルに変換して，確認することになる。
またSerDesなどの高速I/Oに対するBISTでは，トランスミッタとレシーバを組み合わせる場合が多い。テスト・データは，テスト・パターン発生回路→トランスミッタ→レシーバ→テスト結果と期待値の照合回路，という順番で流れる。
なおアナログ回路向けのBISTには現時点では課題が多く，本格的な採用は少し先になるだろう。
