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レイアウト寄生パラメータ抽出とは

layout parasitic extraction, layout parameter extraction

2009/01/13 09:00
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改訂版EDA用語辞典とは・著者一覧

 レイアウト寄生パラメータ抽出とは,配線寄生素子(抵抗,容量,インダクタンス)や,回路シミュレーションで規定された設計素子のインスタンス・パラメータを抽出することである。LPE(layout parasitic extraction,もしくはlayout parameter extraction)と呼ばれる。抽出した配線寄生素子は,回路シミュレーションを用いたトランジスタ・レベルのポスト・レイアウト検証のほか,ゲート(セル)・レベルの設計におけるタイミング検証シグナル・インテグリティ解析に用いられる。

素子の種類により異なる抽出方法

 LPEで抽出する素子のうち,配線抵抗は通常,各配線層において正方形「シート」の対向辺間の抵抗値(シート抵抗値)を規定しておき,LPEでは配線のレイアウト・パターンから直列に接続される「シート」数を算出し,シート抵抗値と掛け合わせることで配線抵抗を求める(スクエア・カウント法)。

 配線容量は,自動レイアウトの概略配線までの工程においては,配線長や配線幅,隣接配線間隔,上下配線層との重なりから1~2次元的に抽出する。トランジスタ・レベルのポスト・レイアウト検証や,自動レイアウトの詳細配線以降,あるいはゲート(セル)レベルの設計におけるタイミング検証やシグナル・インテグリティ解析においては,隣接配線と上下配線が相互に影響する3次元的効果を考慮した抽出を行う。

 その典型的な実現方法では,あらかじめ典型的なパターンに対する容量を電磁界解析ツール(フィールド・ソルバー)を用いてライブラリ化しておき,パターン・マッチングでそれらを参照しながら実配線パターンからの容量抽出を行う(図1)。


【図1 パターン・マッチングの例】出典は『JEITA EDA-TC PDM研究会の2003年度アニュアルレポート』。 (画像のクリックで拡大)

 抽出精度を重視する場合には,パターン・マッチングによらず,電磁界解析ツールを実配線パターンに直接適用する場合もある。さらに,化学的機械的研磨(CMP:chemical mechanical polishing)による平坦化プロセス工程における配線密度依存の段差残や,当該プロセスを補助するためのダミーメタル・フィルによる容量増加を取り込んだ製造容易化設計(DFM:design for manufacturability)考慮のLPEも行われている。

 次に寄生インダクタンスを説明する。寄生インダクタンスは本来,電流の閉ループに対し,電流ループを貫通する磁束に対する電流の大きさの比例定数として定義される(図2)。ランダムに引き回された配線を対象とするLSIのLPEにおいては,電源,接地配線などを電流帰還経路と仮定してインダクタンスを求める方法(ループ・インダクタンス)や,配線抵抗・容量とともに離散化して抽出し,回路シミュレーションでインダクタンスの寄与を含む実効的な結果を再現する方法(PEEC:Partial Element Equivalent Circuit)がある。


【図2 インダクタンスの例】出典はルネサス テクノロジ。 (画像のクリックで拡大)

標準的な形式で出力

 以上のように抽出した配線寄生素子からなるネットワークは,SPICE(Simulation Program with Integrated Circuit Emphasis)やDSPF(Detailed Standard Parasitic Format),SPEF(Standard Parasitic Exchange Format)といったフォーマットのネットリストとして出力される。SPICEとDSPFは主にトランジスタ・レベルのポスト・レイアウト検証やゲート(セル)・レベルのタイミング検証に,SPEFはゲート(セル)・レベルのタイミング検証やシグナル・インテグリティ解析に用いられる。また,配線寄生素子のバラつきをタイミング検証で考慮する,いわゆるSSTA(statistical static timing analysis)向けに,配線や層間膜の断面寸法のバラつきに対する寄生素子の感度を規定したSensitivity SPEF も提唱されている。

 なお,基板雑音解析や,電源検証の高精度化の目的で,配線だけでなくSi基板に寄生する抵抗,容量,インダクタンス素子のネットワークを抽出することもある。回路の動作周波数が高くなると,特にSi基板においては表皮効果,近接効果により,電流が基板表面付近に集中するため寄生素子の値が変化する。

回路シミュレーション向けの抽出

 回路シミュレーションの設計素子のインスタンス・パラメータは,レイアウト検証のLVS(layout versus schematic)工程で抽出される。基本的なインスタンス・パラメータの例として,MOSトランジスタのゲート長L,ゲート幅W,拡散領域面積AD,AS,拡散領域周囲長PD,PS,拡散領域シート数NRD,NRS(Dはドレイン側,Sはソース側を意味する)が挙げられる。

 これらは,モデル・パラメータとの演算により,MOSトランジスタの電流,容量,抵抗値を算出するために用いられる。米University of California, Berkeley校の研究者が開発したMOSトランジスタのモデル「BSIM4.3」においては,分離領域STI(shallow trench isolation)から受けるストレス(関連資料)によりMOSトランジスタの電流やしきい値電圧が変化する効果を算出するため,インスタンス・パラメータSA,SBが追加された。

 また,「BSIM4.5」からは,ウエル・イオン打ち込みプロセス工程におけるフォト・レジスト・エッジ近傍のイオン散乱によりウエル打ち込み濃度が不均一となり,主にしきい値電圧が変化する「WPE(well proximity effect)」(関連資料)を表現するためのパラメータSCA,SCB,SCCが追加されている。

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