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HOMEエレクトロニクス電子設計改訂版EDA用語辞典 > シグナル・インテグリティ解析

改訂版EDA用語辞典

シグナル・インテグリティ解析

signal integrity analysis

  • 2009/01/13 09:00
  • 1/1ページ

改訂版EDA用語辞典とは・著者一覧

 半導体製造プロセスの微細化に起因する物理的な現象がLSIに種々の影響を与えている。そのうち,LSI上の信号波形の乱れなどをシグナル・インテグリティ問題と呼ぶことが多い(シグナル・インテグリティとは,波形品質まで含めた健全性あるいは無歪度のことを指す)。

 ひとたびシグナル・インテグリティ問題が起こると(例えば信号波形が乱れると),誤動作や動作速度の低下など,LSIの機能や性能に直接影響が出る。こうした影響をLSIの製造前に確認するのが,シグナル・インテグリティ解析ツール(signal integrity analyzer)である。問題が見つかったら,何らかの設計変更を施すことになる。

 シグナル・インテグリティ解析ツールが対象とする典型的な物理現象としては,クロストークと電位降下がある。以下,それらの概要,および複合的な雑音現象について解説する。

クロストーク解析

 クロストークは,配線間で生じた電磁的な結合により,一方の配線の信号が他方の配線の信号に重畳してしまうことをいう。あまり大きなクロストークが発生すると,誤動作を引き起こす。

 半導体製造プロセスの微細化に伴って,信号配線とSi基板間の寄生容量よりも,隣接・交差する配線間の寄生容量が大きくなっている。この結果,信号線間の結合により雑音や信号遅延が発生する(図1)。


【図1 クロストーク】信号線間の容量やインダクタンスの結合によって,隣接する信号が漏洩する現象である。出典は東芝。 (画像のクリックで拡大)

 クロストークを最も簡易にチェックする手法は,クロック信号など雑音源になりやすい配線とそれに近接して走る信号配線との並走距離をみて結合容量の大きさを見積もる方法である。しかし最近では,これより複雑な検証手法が採用されている。すなわち,一定値以上の結合容量をもつ配線ペアに対して,簡易な回路モデルを作って雑音量や遅延時間を算出するという検証手法である。

 さらに,両信号線の信号遷移が同相/逆相で同時動作するタイミングをスタティック・タイミング・アナライザ(STA)で確かめてから検証することで,より正確にクロストークの影響をチェックする方法も実現されている。

 クロストーク解析では,結合容量などの寄生パラメータを正確に抽出する技術,その結果として得られる大規模なRCネットワークを精度劣化させずに簡易な回路に縮約する技術,ならびに雑音量/遅延時間を正確に算出する技術,が重要となる。

 また,クロストーク問題を回避するために,自動レイアウト段階で近接並行配線長に制限を加えたり,クロック配線の両側にグランド線を並走させて電磁的にシールドしたりする手法が採用されている。

電位降下解析

 チップ上の電源/グランド線は等電位と思われがちだが,実際には電源配線の抵抗のために外部の電源/グラウンド・レベルより若干低い/高い電位になっている。ここで,チップ内の時間的な平均電流をI,電源ネットワークの等価抵抗をRとすると,両者の積IRが平均的な電位降下量となるので,IRドロップ(静的電位降下)と称されることもある。また,電源/グラウンド間の平均的な電圧変動を検証することを静的電源IRドロップ検証と称することもある。

 他方,瞬時的なチップ内電流が流れると,パッケージの配線部分の寄生インダクタンスやパッケージ・チップの寄生容量の影響も加わって,より大きな瞬時電位降下が発生するが,これは動的電位降下と呼ばれる(電源/グラウンド間の時間的電圧変化の解析は動的電源雑音解析と呼ぶこともある)。静的および動的電位降下は,回路のスイッチング・スピードや雑音マージンを低下させるため,タイミング・エラー問題や誤動作の原因となる。

 電位降下の解析では,チップ内電源/グランドのレイアウト設計結果より抵抗成分の抽出,チップ内の寄生容量の抽出(電源線も含む),パッケージやボード(プリント回路基板)の電源ネットワーク情報(RLC等価回路モデルなど)の入力,各動作回路のスイッチング電流のモデリング,を経て,全体電源ネットワークに対する電圧/電流の波形解析が行われる。解析結果は,電位降下量の等高線マップのような形でディスプレイ表示されることが多い(図2)。


【図2 電圧降下量の等高線マップの例】出典は東芝。 (画像のクリックで拡大)

 電位降下解析では,大規模回路に対して電源ネットワーク(電流源含む)を精度よく縮約する技術や,高速に回路解析する技術が重要である。一方,電位降下への対策としては,チップ消費電力の低減,電源線の補強,同時スイッチング・雑音(近接する複数素子でほぼ同時にスイッチング電流が流れて発生する雑音:simultaneous switching noise)の回避,デカプリング・コンデンサの挿入,などがよく行われている。

複合的な雑音解析

 複合的な雑音解析としては,ジッタ解析,EMI雑音解析が挙げられる。

 ジッタとは,周期的に出力されるべきパルス信号の立ち上がり・立ち下がりタイミングに変動が生じる(その周期にゆらぎが発生する)ことをいう。当該信号の受手側回路で誤動作が起きたり,それを回避するための大きな動作マージンを設定しなくてはならなかったりすることが問題となる。

 ジッタの原因は,主にクロストークや電位降下などによって信号パスの伝播遅延時間に変動が生じることである(図3)。従って,ジッタ解析をするためには,クロストーク解析と電位降下解析,および,これらと連携したスタティック・タイミング・アナライザによるパス遅延解析が必要となる。


【図3 動的電圧降下とジッタの例】出典は東芝。 (画像のクリックで拡大)

 一方,EMI雑音とは,チップやパッケージで生じた電磁界がチップ外の機器に影響を与えることを言う。携帯電話機に代表される近年の無線機器の利用増大に伴い,EMI雑音は周波数帯毎に一定水準以下にすべきことが規格によって定められている。しかし,チップ動作速度やデータ伝送速度の増大に伴い,EMI雑音の基準をオーバーするチップを製造してしまい,検査工程でそれが発覚して再設計しなければならないこともしばしばである。

 EMIの雑音源としては,電源ラインを通して伝わる雑音,信号パッドを介して伝わる雑音,チップから直接放射される雑音,に大別される(図4)。このうち最も顕著な雑音源は,電源ラインを通して伝わる雑音である。その解析手順としては,動的電位降下解析,その電位波形のフーリエ変換,雑音強度の高い周波数帯に対する電磁界解析,とすることが多い。その際,磁界強度の高い箇所が電磁波の放射元となるので,その解析情報をもとに雑音伝播経路や雑音源の特定が行われる。


【図4 EMI(electro magnetic inference)雑音】出典は東芝。 (画像のクリックで拡大)

 EMI雑音への対策としては,同時動作する回路の削減やスイッチング・タイミングの変更(同時スイッチング・雑音の削減),電源配線の修正,デカプリング・コンデンサの挿入,などがある。このほか,より精密な雑音解析をするために,基板雑音解析(基板を介して伝わっていく雑音成分の解析)や,チップ・パッケージの熱解析と連携させることも試みられている。

 以上のように,複合的な雑音解析には,チップ・パッケージ・ボードにまたがった,複数の解析ツールの連携した統合解析・設計環境(チップ~パッケージ~ボード一貫設計・解析)が必要である。

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